特許

J-GLOBAL ID：200903085522521427

レベル変換回路

発明者： 中野 文雄
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-325117
公開番号（公開出願番号）：特開平6-177744
出願日： 1992年12月04日
公開日（公表日）： 1994年06月24日
要約：

【要約】【目的】回路規模を縮小し、消費電力を低減するレベル変換回路を提供する。【構成】本発明のレベル変換回路は、ソースに高電位側の電源電圧VDDが供給され、ゲートが入力端子51に接続されて、ドレインが節点Dに接続されるPMOSトランジスタ1と、ドレインが前記節点Dに接続され、ゲートに高電位側の電源電圧VDDが供給されて、ソースが入力端子52に接続されるNMOSトラジスタ3と、ソースに高電位側の電源電圧VDDが供給され、ゲートが入力端子52に接続されて、ドレインが節点Cに接続されるPMOSトランジスタ2と、ドレインが前記節点Cに接続され、ゲートに高電位側の電源電圧VDDが供給されて、ソースが入力端子51に接続されるNMOSトランジスタ4と、入力端が前記節点Cに接続され、出力端が出力端子53に接続されるCMOSインバータ回路5と、入力端が前記節点Dに接続され、出力端が出力端子54に接続されるCMOSインバータ回路6とを備えている。

請求項（抜粋）：

ソースに高電位側の電源が供給され、ゲートが第1の入力端子に接続されて、ドレインが所定の節点Dに接続される第1のPMOSトランジスタと、ドレインが前記節点Dに接続され、ゲートに高電位側の電源が供給されて、ソースが第2の入力端子に接続される第1のNMOSトランジスタと、ソースに高電位側の電源が供給され、ゲートが前記第2の入力端子に接続されて、ドレインが所定の節点Cに接続される第2のPMOSトランジスタと、ドレインが前記節点Cに接続され、ゲートに高電位側の電源が供給されて、ソースが前記第1の入力端子に接続される第2のNMOSトランジスタと、入力端が前記節点Cに接続され、出力端が第1の出力端子に接続される第1のCMOSバッファ回路と、入力端が前記節点Dに接続され、出力端が第2の出力端子に接続される第2のCMOSバッファ回路と、を備えることを特徴とするレベル変換回路。