特許
J-GLOBAL ID：200903085536151703
半導体装置の製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平11-033092
公開番号（公開出願番号）：特開2000-232166
出願日： 1999年02月10日
公開日（公表日）： 2000年08月22日
要約：
【要約】【課題】 半導体装置の製造方法に関し、CMOSトランジスタのショートチャネル効果の抑制、電流駆動能力の向上及び高密度化を図ることを目的とする。【解決手段】 ゲート電極5をマスクとしてnMOSトランジスタ形成領域1にn型不純物を選択的に導入する工程と、ゲート電極5の側面に第1のサイドウォール7を形成する工程と、ゲート電極5と第1のサイドウォール7をマスクとしてpMOSトランジスタ形成領域2にp型不純物を選択的に導入する工程と、第1のサイドウォール7を除去した後、ゲート電極5の側面に第1のサイドウォール7より幅の狭い第2のサイドウォール9を形成する工程と、ゲート電極5と第2のサイドウォール9をマスクとしてnMOSトランジスタ形成領域1とpMOSトランジスタ形成領域2にそれぞれn型不純物、p型不純物を選択的に導入する工程を含むように構成する。
請求項（抜粋）：
nMOSトランジスタ形成領域とpMOSトランジスタ形成領域にゲート電極を形成する工程と、該ゲート電極をマスクとして該nMOSトランジスタ形成領域にn型不純物を選択的に導入しn- 層を形成する工程と、該ゲート電極の側面に第1のサイドウォールを形成する工程と、該ゲート電極と該第1のサイドウォールをマスクとして該pMOSトランジスタ形成領域にp型不純物を選択的に導入しp+ 層を形成する工程と、該第1のサイドウォールを除去した後、該ゲート電極の側面に該第1のサイドウォールより幅の狭い第2のサイドウォールを形成する工程と、該ゲート電極と該第2のサイドウォールをマスクとして該nMOSトランジスタ形成領域にn型不純物を選択的に導入しn+ 層を形成する工程と、該ゲート電極と該第2のサイドウォールをマスクとして該pMOSトランジスタ形成領域にp型不純物を選択的に導入しp- 層を形成する工程を含むことを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 21/8238
, H01L 27/092
5F048AA01
, 5F048AC03
, 5F048BA01
, 5F048BB05
, 5F048BB09
, 5F048BB12
, 5F048BC06
, 5F048BC15
, 5F048BG12
, 5F048DA25
, 5F048DA27
, 5F048DA29
, 5F048DA30
