特許

J-GLOBAL ID：200903085564688542

半導体装置及びその製造方法

発明者： 山口 恵一 ,  高尾 幸弘 ,  石部 真三 ,  野間 崇 ,  金森 寛
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 須藤 克彦
公報種別：公開公報
出願番号（国際出願番号）：特願2004-126917
公開番号（公開出願番号）：特開2005-311117
出願日： 2004年04月22日
公開日（公表日）： 2005年11月04日
要約：

【課題】信頼性が高く、しかも生産性に優れた高密度実装型の半導体装置を得る。【解決手段】半導体チップ50にその厚さの途中までの深さを有した溝20が形成されている。半導体チップ50は溝20が形成されていない第1の半導体領域50A(半導体厚さt1)と、溝20が形成されたことで第1の半導体領域50Aよりも薄くなった第2の半導体領域50B(半導体厚さt2)とに分けられる。また、半導体チップ50の第2の半導体領域50Bを貫通するビアホール21が形成されている。半導体チップ50の裏面及びビアホール21の側壁には絶縁層22が被着されている。そして、ビアホール21を通してパッド電極11,11に接続し、半導体チップ50の裏面、即ち、第1の半導体領域50A及び第2の半導体領域50B上に延びる配線層23が形成されている。【選択図】 図3

請求項（抜粋）：

第1の半導体領域とこの第1の半導体領域よりも薄い第2の半導体領域を有する半導体チップと、 前記半導体チップの表面に形成された電極と、 前記半導体チップの前記第2の半導体領域を貫通する貫通孔と、 前記貫通孔の側壁及び前記半導体チップの裏面に形成された絶縁層と、 前記貫通孔を通して前記電極に接続され、前記半導体チップの裏面の前記絶縁層上に延びる配線層とを備えることを特徴とする半導体装置。

IPC (1件)：

H01L21/3205

FI (1件)：

H01L21/88 J

Fターム (27件)：

5F033HH08 ,  5F033HH09 ,  5F033HH11 ,  5F033JJ07 ,  5F033JJ08 ,  5F033JJ09 ,  5F033JJ11 ,  5F033JJ13 ,  5F033KK07 ,  5F033KK08 ,  5F033KK09 ,  5F033KK11 ,  5F033KK13 ,  5F033MM30 ,  5F033NN31 ,  5F033NN32 ,  5F033PP15 ,  5F033PP27 ,  5F033QQ07 ,  5F033QQ16 ,  5F033QQ18 ,  5F033QQ19 ,  5F033QQ37 ,  5F033RR04 ,  5F033SS11 ,  5F033VV07 ,  5F033XX02

引用特許：

出願人引用 (1件)

• 特許公表2002-512436号公報