特許

J-GLOBAL ID：200903085639539505

半導体記憶装置

発明者： 古山 透 ,  高瀬 覚 ,  串山 夏樹 ,  ドナルド・チャールズ・スターク ,  大島 成夫 ,  野路 宏行 ,  櫻井 清史
出願人/特許権者： 株式会社東芝 ,  東芝マイクロエレクトロニクス株式会社
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平4-139423
公開番号（公開出願番号）：特開平5-334869
出願日： 1992年05月29日
公開日（公表日）： 1993年12月17日
要約：

【要約】【目的】DRAMやSRAMの多ビット化に際して、サブアレイ切換用のマルチプレクサ回路を省略してパターン面積の削減およびメモリ動作の高速化を実現する。【構成】DRAMあるいはSRAMにおいて、それぞれメモリセルのアレイおよびメモリセルからの読み出し出力をセンスするセンスアンプのアレイを含む複数個のサブアレイ110〜118と、この複数個のサブアレイに対応して設けられた複数個のデータ端子120〜128と、前記複数個のサブアレイと複数個のデータ端子との間にそれぞれ対応して設けられ、書き込みデータあるいは読み出しデータの転送を制御する複数個のインターフェース回路130〜138と、メモリセル選択に際して複数個のサブアレイを一斉に活性状態に制御する活性化制御回路14とを具備することを特徴とする。

請求項（抜粋）：

それぞれダイナミック型メモリセルあるいはスタティック型メモリセルのアレイおよび上記メモリセルからの読み出し出力をセンスするセンスアンプのアレイを含む複数個のサブアレイと、この複数個のサブアレイに対応して設けられた複数個のデータ端子と、前記複数個のサブアレイと複数個のデータ端子との間にそれぞれ対応して設けられ、書き込みデータあるいは読み出しデータの転送を制御する複数個のインターフェース回路と、メモリセル選択に際して前記複数個のサブアレイを一斉に活性状態に制御する活性化制御回路とを具備することを特徴とする半導体記憶装置。

IPC (2件)：

G11C 11/401 ,  G11C 11/41

FI (2件)：

G11C 11/34 362 H ,  G11C 11/34 301 E

引用特許：

審査官引用 (5件)

• 特開平4-159689
  
• 特開平3-019188
  
• 特開平1-184693
  
• 特開昭63-063198
  
• 特開平1-204293