特許

J-GLOBAL ID：200903085663591410

設計支援装置、設計支援方法及び設計支援プログラムが記録された記録媒体

発明者： 藤井 孝 ,  真田 邦彦
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 田澤 博昭 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-201399
公開番号（公開出願番号）：特開2002-026128
出願日： 2000年07月03日
公開日（公表日）： 2002年01月25日
要約：

【要約】【課題】 半導体集積回路の面積の縮小に伴う配線の抵抗値や寄生容量を削減することができるが、例えば、コンタクトのカバーマージン等を考慮することなく、最適化処理部3がレイアウトを変更するため、歩留まりの低下など半導体集積回路の品質が低下するなどの課題があった。【解決手段】 面積縮小部22により縮小された半導体集積回路の面積を拡大しない条件の下で、記憶部21に記憶されている各エッジ間の重み付け値に応じて、各エッジ間の距離を広げる。

請求項（抜粋）：

半導体集積回路における各エッジ間の最小寸法を記憶するとともに、各エッジ間の重み付け値を記憶する記憶手段と、上記記憶手段に記憶されている各エッジ間の最小寸法を満足する条件の下で、その半導体集積回路のレイアウトを変更して、その半導体集積回路の面積を縮小する面積縮小手段と、上記面積縮小手段により縮小された半導体集積回路の面積を拡大しない条件の下で、上記記憶手段に記憶されている各エッジ間の重み付け値に応じて、各エッジ間の距離を広げるマージン付加手段とを備えた設計支援装置。

IPC (2件)：

H01L 21/82 ,  G06F 17/50 658

FI (2件)：

G06F 17/50 658 B ,  H01L 21/82 C

Fターム (14件)：

5B046AA08 ,  5B046BA04 ,  5F064DD03 ,  5F064DD08 ,  5F064EE03 ,  5F064EE08 ,  5F064EE09 ,  5F064EE14 ,  5F064EE42 ,  5F064EE43 ,  5F064EE46 ,  5F064HH01 ,  5F064HH06 ,  5F064HH11