特許

J-GLOBAL ID：200903085702418349

半導体装置およびその製造方法

発明者： 元吉 真
出願人/特許権者： ソニー株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願平9-231409
公開番号（公開出願番号）：特開平11-074345
出願日： 1997年08月27日
公開日（公表日）： 1999年03月16日
要約：

【要約】【課題】 プラグと隣接する下層配線パターンとの間の短絡を防止しながら、ライン・アンド・スペースのピッチを縮小する。【解決手段】 下層配線パターン4aの上層部を構成するWパターン3aに等方性エッチングを施して薄膜化部6を形成し、下層配線パターン4aの上端部における配線間スペースを実質的に広げる。この下層配線パターン4aを被覆する層間絶縁膜7にビアホール8を開口してこれをWプラグ9で埋め込み、その底面の一部で下層配線パターン4aとコンタクトさせる。Wプラグ9のズレ量Δが大きくなり、底面の残りの部分が隣接する下層配線パターン4aと幾何的に重複しても、薄膜化部6の存在によりWプラグ9と下層配線パターン4aとの接触が回避され、短絡不良が防止される。アラインド・コンタクトに比べてピッチを縮小できる。

請求項（抜粋）：

所定のピッチをもって配される複数の下層配線パターンと、該下層配線パターンを被覆する層間絶縁膜と、該層間絶縁膜に開口されたビアホールに埋め込まれ該下層配線パターンにコンタクトされるプラグとを備えた半導体装置であって、前記下層配線パターンの少なくとも一部はその延在方向の少なくとも一部に沿って初期膜厚から所定の膜厚が減じられてなる薄膜化部を有し、前記プラグのコンタクトは該薄膜化部以外の初期膜厚部においてのみ達成されていることを特徴とする半導体装置。