特許

J-GLOBAL ID：200903085703398104

強誘電体メモリ装置およびその製造方法

発明者： 足利 欣哉
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 大垣 孝
公報種別：公開公報
出願番号（国際出願番号）：特願平10-020769
公開番号（公開出願番号）：特開平11-220105
出願日： 1998年02月02日
公開日（公表日）： 1999年08月10日
要約：

【要約】【課題】 セル面積を増加させることなく、1つのセル当たりの情報量を3値以上にすることを可能にする。【解決手段】 強誘電体メモリ装置は、シリコン基板10の上に酸化シリコン層12、ポリシリコン層14、酸化イリジウム層16、SrBi2 Ta2 O9 (以下、SBTと略称する。)層18および酸化イリジウム層20を順次に積層したゲート22を具えている。シリコン基板上にゲート領域としてそれぞれa領域およびb領域が画成されている。これら各ゲート領域におけるポリシリコン層の厚さをそれぞれ違えた段構造にすることにより、SBT層の厚さをゲート領域ごとに違えてある。また、SBT層はその上面が平坦となるように、例えばスピン塗布法により成膜される。従って、SBT層の厚さは、a領域とb領域とでそれぞれ異なったものとなる。

請求項（抜粋）：

基板の上に絶縁体層、下部電極層、強誘電体層および上部電極層を順次に積層したゲートを具える強誘電体メモリ装置において、前記基板上に複数のゲート領域が画成されており、これら各ゲート領域における前記下部電極層の厚さをそれぞれ違えた段構造にすることにより、前記強誘電体層の厚さを前記ゲート領域ごとに違えてあることを特徴とする強誘電体メモリ装置。

IPC (6件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 27/115 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (3件)：

H01L 27/10 651 ,  H01L 27/10 434 ,  H01L 29/78 371