特許

J-GLOBAL ID：200903085762508959

半導体装置及びその製造方法

発明者： 山田 達也
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 前田 弘 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-005765
公開番号（公開出願番号）：特開2001-196327
出願日： 2000年01月06日
公開日（公表日）： 2001年07月19日
要約：

【要約】【課題】 コンタクト抵抗の低減と接合リークの抑制とを実現しうる,シリサイド膜を備えた半導体装置及びその製造方法を提供する。【解決手段】 高濃度ソース・ドレイン拡散層10bなどの拡散層の上に、コバルトシリサイド膜13などのシリサイド膜を形成した後、シリサイド膜の上にチタン膜14等の金属膜を形成する。基板上に、エッチストッパ用のプラズマ窒化膜15と層間絶縁膜16とを形成した後、シリサイド膜にくい込ませずに接続孔17を開口する。シリサイド膜の膜減りを防止できるとともに、接続孔の底部にチタンシリサイド膜を形成することで、コンタクト抵抗を低減することができる。さらに、シリサイド化工程の前に拡散層の上に残存する自然酸化膜をヘリウムプラズマによる逆スパッタによって除去することにより、拡散層の表面を平坦にでき、接合リークを抑制することができる。

請求項（抜粋）：

半導体領域を有する基板と、上記半導体領域内に設けられた拡散層と、上記拡散層の上に設けられたシリサイド膜と、上記シリサイド膜の上に設けられた金属膜と、上記基板の上に設けられた層間絶縁膜と、上記層間絶縁膜を貫通して上記金属膜に到達する接続孔に埋め込まれた金属プラグとを備えている半導体装置。

IPC (2件)：

H01L 21/28 301 ,  H01L 21/3205

FI (2件)：

H01L 21/28 301 S ,  H01L 21/88 Q

Fターム (43件)：

4M104AA01 ,  4M104BB20 ,  4M104BB21 ,  4M104BB25 ,  4M104CC01 ,  4M104DD16 ,  4M104DD17 ,  4M104DD23 ,  4M104DD32 ,  4M104DD37 ,  4M104DD43 ,  4M104DD46 ,  4M104DD64 ,  4M104DD75 ,  4M104DD80 ,  4M104DD84 ,  4M104FF18 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104HH15 ,  5F033JJ19 ,  5F033JJ27 ,  5F033JJ33 ,  5F033KK25 ,  5F033KK27 ,  5F033NN06 ,  5F033NN07 ,  5F033NN12 ,  5F033PP07 ,  5F033PP09 ,  5F033PP15 ,  5F033PP22 ,  5F033PP33 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ70 ,  5F033RR04 ,  5F033RR06 ,  5F033SS13 ,  5F033SS15 ,  5F033TT07 ,  5F033XX08