特許

J-GLOBAL ID：200903085807428188

半導体装置

発明者： 中嶋 一明 ,  須黒 恭一
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-209933
公開番号（公開出願番号）：特開2000-040824
出願日： 1998年07月24日
公開日（公表日）： 2000年02月08日
要約：

【要約】【課題】 ゲート電極の仕事関数のばらつきを抑制して、トランジスタのしきい値のばらつきを低減する。【解決手段】 ゲート電極が単層又は積層構造の金属膜又は金属化合物膜によって構成された電界効果トランジスタを有する半導体装置において、前記ゲート電極の少なくとも底部側の一定以上の厚さの領域が面方位のそろった金属又は金属化合物によって構成されている。

請求項（抜粋）：

ゲート電極が単層又は積層構造の金属膜又は金属化合物膜によって構成された電界効果トランジスタを有する半導体装置において、前記ゲート電極の少なくとも底部側の一定以上の厚さの領域が面方位のそろった金属又は金属化合物によって構成されていることを特徴とする半導体装置。

IPC (2件)：

H01L 29/78 ,  H01L 29/40

FI (2件)：

H01L 29/78 301 G ,  H01L 29/40 Z

Fターム (35件)：

4M104AA01 ,  4M104BB30 ,  4M104BB33 ,  4M104BB37 ,  4M104DD03 ,  4M104DD04 ,  4M104DD37 ,  4M104EE03 ,  4M104EE14 ,  4M104EE16 ,  4M104EE17 ,  4M104FF13 ,  4M104GG09 ,  4M104HH20 ,  5F040DA06 ,  5F040DC01 ,  5F040EC01 ,  5F040EC04 ,  5F040EC06 ,  5F040EC12 ,  5F040ED03 ,  5F040ED04 ,  5F040EF02 ,  5F040EF11 ,  5F040FA01 ,  5F040FA02 ,  5F040FA04 ,  5F040FA07 ,  5F040FA15 ,  5F040FA17 ,  5F040FA18 ,  5F040FB02 ,  5F040FB04 ,  5F040FC00 ,  5F040FC28

引用特許：

審査官引用 (1件)

• 特開平2-087575