特許

J-GLOBAL ID：200903085821619905

論理回路

発明者： 小坂 英生
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平8-011290
公開番号（公開出願番号）：特開平9-205360
出願日： 1996年01月25日
公開日（公表日）： 1997年08月05日
要約：

【要約】【課題】 レイアウト面積の増加を抑制でき、回路のスピードアップを図れ、さらに消費電力を低減できる論理回路を実現する。【解決手段】 電源電圧VCCの供給線1とノードND1 との間にスイッチングトランジスタPTSおよびpMOSトランジスタPT1 ,...,PTN を直列接続し、スイッチングトランジスタPTSのゲートをイネーブル信号入力端子ENBに接続し、しきい値電圧Vthを通常より低く設定したpMOSトランジスタPT1,...,PTN のゲートを入力端子IP1 ,...,IPN にそれぞれ接続し、ノードND1 と接地線2との間にnMOSトランジスタNTR1 ,...,NTRN を並列に接続し、ゲートがそれぞれ入力端子IP1 ,...,IPN に接続する。これにより、トランジスタのチャネル幅を縮小できることはもとより、回路レイアウトの面積を小さくでき、回路の動作スピードアップを図れ、消費電力を低減できる。

請求項（抜粋）：

入力信号レベルに応じて第1の電源レベルまたは第2の電源レベルの信号を出力する論理回路であって、しきい値電圧が通常より低く設定され、ゲート電極がそれぞれ異なる入力端子に接続され、上記第1の電源と出力ノードとの間に直列に接続された複数の第1導電型金属絶縁膜半導体トランジスタと、上記出力ノードと上記第2の電源との間に並列に接続され、ゲート電極が上記異なる入力端子にそれぞれ接続された複数の第2導電型金属絶縁膜半導体トランジスタとを有する論理回路。

IPC (5件)：

H03K 19/20 ,  H01L 27/04 ,  H01L 21/822 ,  H03K 19/017 ,  H03K 19/0948

FI (4件)：

H03K 19/20 ,  H03K 19/017 ,  H01L 27/04 M ,  H03K 19/094 B

引用特許：

審査官引用 (4件)

• 半導体装置
  公報種別：公開公報   出願番号：特願平5-261688   出願人：株式会社日立製作所
• 特開平1-226215
  
• 特開平1-226215
  
• 特開平4-083417