特許
J-GLOBAL ID:200903085848947335
半導体記憶装置
発明者:
,
出願人/特許権者:
代理人 (1件):
高橋 詔男 (外3名)
公報種別:公開公報
出願番号(国際出願番号):特願2000-123073
公開番号(公開出願番号):特開2001-307485
出願日: 2000年04月24日
公開日(公表日): 2001年11月02日
要約:
【要約】【課題】 チップの内部又は外部で発生したノイズがアドレスに載っても誤動作することのない半導体記憶装置を提供する。【解決手段】 センスアンプの活性化(時刻t7,t13)及びデータ出力動作(時刻t14)に伴って内部で電源ノイズが発生するほか、外部からのシステムノイズが任意のタイミングで発生する。外部から入力されるアドレスAddress をラッチ制御信号LCの立ち上がり(時刻t10)で内部に取り込むことから、入力感度制御信号ICをアドレススキュー期間(時刻t1〜t4)後に有効化(時刻t6〜t12)して、アドレスに載ったノイズを除去する。また、データ出力動作後にラッチ制御信号LCを立ち下げる(時刻t17)・これにより、ラッチ状態を解除することによってノイズの載ったアドレスがアドレス変化検出信号ATDを誤まって生成させてしまうことを防ぐ。
請求項(抜粋):
外部から入力されるアドレスの変化又はチップセレクト信号の有効化を検出してアドレス変化検出信号を生成する検出手段と、該アドレス変化検出信号から生成されるラッチ信号に従って前記アドレスをラッチ手段にラッチし、該ラッチされたアドレスに従って動作する半導体記憶装置において、前記ラッチ手段が前記アドレスをラッチするタイミングを含む所定期間内で、前記外部から入力されるアドレスに対する感度を下げて前記ラッチ手段に出力するフィルタ手段を具備することを特徴とする半導体記憶装置。
IPC (2件):
G11C 11/408
, G11C 11/403
FI (2件):
G11C 11/34 354 B
, G11C 11/34 371 J
Fターム (4件):
5B024AA03
, 5B024BA29
, 5B024CA09
, 5B024CA15
引用特許:
審査官引用 (3件)
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特開平4-192185
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特開2048-211691
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特開昭62-188095
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