MOSサイリスタ

発明者： , , ,
出願人/特許権者：
代理人 (1件)：恩田博宣 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-243181
公開番号（公開出願番号）：特開2001-068663
出願日： 1999年08月30日
公開日（公表日）： 2001年03月16日
要約：

【要約】【課題】低電流領域の損失を小さくすることができるMOSサイリスタを提供する。【解決手段】誘電体3,6により分離されたN- 型シリコン層7において、P型ベース領域8とN+ 型エミッタ領域9とカソード電極10とP+ 型アノード領域11とアノード電極12が形成され、エミッタ領域9とN- 型シリコン層7とに挟まれたベース領域8の表面露出部上にゲート絶縁膜13を介してゲート電極14が配置されている。N型シリコン層7の表面であって、かつアノード領域11に隣接する領域にN+ 型のドレイン領域15が形成され、アノード電極12がドレイン領域15にも接している。一つの素子においてMOSトランジスタとサイリスタが並列に動作する。

請求項（抜粋）：

第1導電型半導体層(7)の表面層の一部に形成された第2導電型ベース領域(8)と、その第2導電型ベース領域(8)の表面層の一部に形成された第1導電型エミッタ領域(9)と、その第1導電型エミッタ領域(9)の表面に接して設けられたカソード電極(10)と、前記第1導電型半導体層(7)の表面層の他の一部に形成された第2導電型アノード領域(11)と、その第2導電型アノード領域(11)の表面に接して設けられたアノード電極(12)と、第1導電型エミッタ領域(9)と第1導電型半導体層(7)とに挟まれた第2導電型ベース領域(8)の表面露出部上にゲート絶縁膜(13)を介して設けられたゲート電極(14)とを有する横型MOSサイリスタにおいて、前記第1導電型半導体層(7)の表面であって、かつ前記第2導電型アノード領域(11)に隣接する領域に第1導電型のドレイン領域(15)を形成し、前記アノード電極(12)を前記ドレイン領域(15)にも接するようにすることにより、MOSトランジスタが並列に動作するようにしたことを特徴とするMOSサイリスタ。

IPC (2件)：

H01L 29/749 , H01L 29/74

FI (3件)：

H01L 29/74 601 A , H01L 29/74 G , H01L 29/74 W

Fターム (11件)：

5F005AA03 , 5F005AB02 , 5F005AB03 , 5F005AC02 , 5F005AD01 , 5F005AE09 , 5F005AF01 , 5F005AF02 , 5F005CA01 , 5F005CA02 , 5F005GA01

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