特許

J-GLOBAL ID：200903085880908503

薄膜トランジスタマトリックスの製造方法

発明者： 渡部 純一 ,  那須 安宏 ,  小杉 清久 ,  市村 照彦 ,  代木 育夫
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平4-281179
公開番号（公開出願番号）：特開平6-132531
出願日： 1992年10月20日
公開日（公表日）： 1994年05月13日
要約：

【要約】【目的】 薄膜トランジスタマトリックスの製造方法に関し,緻密な絶縁膜を形成して絶縁破壊や短絡を防止する。【構成】 基板1上にゲート電極2,ゲート絶縁膜3a, 3b, 動作半導体膜4, ソース・ドレイン電極7, 8が順に積層された薄膜トランジスタがマトリックス状に配置された薄膜トランジスタの製造において,基板1に金属膜を成膜した後それをパターニングしてゲート電極2を形成する工程と,基板1を液体酸化剤に浸漬してゲート電極2表面に第1の酸化膜24を形成した後, 基板1を水蒸気雰囲気と不活性ガス雰囲気に同時に又は交互に繰り返し曝すことにより第2の酸化膜25を形成し,その後基板1を金属原子を含む雰囲気と水蒸気を含む雰囲気に交互に繰り返し曝すことによりゲート絶縁膜3aを形成する工程とを有する。また,基板1を金属原子を含む雰囲気と酸化性プラズマ雰囲気に交互に繰り返し曝すことにより絶縁膜を形成する工程を有する。

請求項（抜粋）：

透明絶縁性基板(1) 上に形成され,マトリックス状に配置された薄膜トランジスタと,該薄膜トランジスタのゲート電極(2a, 2b)に接続するゲートバスライン(11a, 11b)と, ドレイン電極(8) に接続するドレインバスライン(9) と,ソース電極(7) に接続する画素電極(10)とを有し, 該薄膜トランジスタは透明絶縁性基板(1) 上にゲート電極(2a, 2b),ゲート絶縁膜(3) , 動作半導体膜(4) , ソース・ドレイン電極(7, 8)が順に積層され,該ゲートバスライン(11a, 11b)と該ドレインバスライン(9) は絶縁膜(3) を介して交差する薄膜トランジスタマトリックスの製造において,透明絶縁性基板(1) 上にアルミニウム膜(21)と高融点金属膜(22)を順次成膜する工程と,該アルミニウム膜(21)と該高融点金属膜(22)を一度にパターニングしてゲート電極(2a, 2b)及びそれに接続するゲートバスライン(11a, 11b)を形成する工程と,該ゲート電極(2a, 2b)側面及び該ゲートバスライン(11a, 11b)側面に露出するアルミニウム膜表面を酸化して酸化膜(21a) を形成する酸化処理の後,該透明絶縁性基板(1) 全面にゲート絶縁膜(3) を成膜する工程とを有することを特徴とする薄膜トランジスタマトリックスの製造方法。

IPC (2件)：

H01L 29/784 ,  G02F 1/136 500

FI (2件)：

H01L 29/78 311 A ,  H01L 29/78 311 G