特許
J-GLOBAL ID：200903085889396580
メモリコントローラ
発明者：
出願人/特許権者：
代理人 (1件)：
渡部 敏彦
公報種別：公開公報
出願番号（国際出願番号）：特願平3-352022
公開番号（公開出願番号）：特開平5-165713
出願日： 1991年12月13日
公開日（公表日）： 1993年07月02日
要約：
【要約】【目的】 上位アドレスのミスマッチの発性頻度を減らし、DRAMへのアクセススピードの実質的向上を図ることを目的とする。【構成】 DRAM拡張コントローラ3は、CPU1からの制御信号/RAS0,/CAS0,/RAS1,及び/CAS1が入力され、標準装備時に該制御信号を各バンクを構成するRAM4及びRAM5に信号/RAS0N,/CAS0N及びRAS1N,/CAS1Nとして出力する。
請求項（抜粋）：
バンクごとに実装可能なDRAMと、複数の上位アドレスラッチを有し複数のバンクを独立に制御するDRAM制御手段と、前記DRAM制御手段と前記バンクとの間に介装され該DRAM制御手段からの制御信号の前記バンクへの割当てを拡張するDRAM拡張制御手段と、実装されている前記バンクの数を認識し、該認識された実装バンク数に応じて前記DRAM拡張制御手段を制御する制御手段とを有することを特徴とするメモリコントローラ。
IPC (2件)：
G06F 12/06 515
, G11C 11/401
