特許

J-GLOBAL ID：200903085934978723

回路のレイアウト方法

発明者： 岩元 圭一郎
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 加藤 朝道
公報種別：公開公報
出願番号（国際出願番号）：特願平9-165342
公開番号（公開出願番号）：特開平10-340292
出願日： 1997年06月06日
公開日（公表日）： 1998年12月22日
要約：

【要約】【課題】半導体集積回路の設計において、タイミング制約を満足させるために発生する論理設計を含めたレイアウト設計の繰り返しフローを削減し設計時間の短縮を図るレイアウト方法の提供。【解決手段】下地基板上で複数のトランジスタから構成された論理機能単位のセルを配置し、セル間を信号配線で接続する半導体集積回路のレイアウトを行う際に、配置処理の中で、与えられた最大遅延時間の要求に対する遅延時間余裕度の無い、または少ない信号パス系列を構成するセルに対し、遅延時間余裕度が大きくなる度合と高密度化を考慮した上で配線改善処理と、セルを論理的に等価で駆動能力の異なるセルに置き換えるセル置換処理とを自動選択して実行する。

請求項（抜粋）：

下地基板上で複数のトランジスタから構成された論理機能単位のセルを配置し、セル間を信号配線で接続する半導体集積回路のレイアウトを行う際に、配置処理の中で、与えられた最大遅延時間の要求に対する遅延時間余裕度の無い、もしくは少ない信号パス系列を構成するセルに対し、遅延時間余裕度が大きくなる度合と高密度化を考慮した上で、配線改善処理、及び、セルを論理的に等価で駆動能力の異なるセルに置き換えるセル置換処理の実行を自動選択する、ことを有することを特徴とするレイアウト方法。

IPC (4件)：

G06F 17/50 ,  H01L 21/82 ,  H01L 27/04 ,  H01L 21/822

FI (4件)：

G06F 15/60 656 D ,  G06F 15/60 658 U ,  H01L 21/82 C ,  H01L 27/04 A