特許
J-GLOBAL ID：200903085955838905
プログラムロード方式
発明者：
出願人/特許権者：
代理人 (1件)：
内原 晋
公報種別：公開公報
出願番号（国際出願番号）：特願平3-217675
公開番号（公開出願番号）：特開平5-054009
出願日： 1991年08月29日
公開日（公表日）： 1993年03月05日
要約：
【要約】【目的】複数の付加プロセッサローカルメモリへのプログラムのロード時間を短縮させる。【構成】CPU1からメモリアドレス生成回路3にメインメモリ7内のマスタ転送エリアへの切換指示があると、マスタ転送エリア切換回路5が働き、メインメモリ7内には付加プロセッサローカルメモリ8,9を同時に読み書きできるマスタ転送エリアがマッピングされる。マスタ転送エリア切換回路5は付加プロセッサ側メモリアドレス生成回路6を制御し、付加プロセッサ側メモリアドレス生成回路6がメインメモリ7内のマスタ転送エリアへマッピングすることにより、メインメモリ7内のマスタ転送エリアからは、付加プロセッサローカルメモリ8,9へ同時に転送が行える。
請求項（抜粋）：
周辺装置を制御する同様な機能を持つ複数個の付加プロセッサを備える電子計算機の付加プロセッサ用のプログラムロード方式において、前記電子計算機は前記複数個の付加プロセッサに対し同一のプログラムを格納するマスタ転送エリアを備えるメインメモリを有し、前記同一プログラムを格納するマスタ転送エリアから前記複数個の付加プロセッサのローカルメモリへ同時に転送する場合に同時にアクセスするアドレス制御手段を有することを特徴とするプログラムロード方式。
IPC (3件)：
G06F 15/16 420
, G06F 9/445
, G06F 13/00 305
