半導体記憶装置

発明者：
出願人/特許権者：
代理人 (1件)：京本直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-061695
公開番号（公開出願番号）：特開平7-272481
出願日： 1994年03月30日
公開日（公表日）： 1995年10月20日
要約：

【要約】【目的】全体の消費電流のピーク値を低減し、電源容量の低減をはかる。【構成】メモリセルアレイ1から読出された複数ビットのデータDR1〜DR4それぞれのレベルを検出しラッチする第1のデータ検出回路DD11〜DD14及びラッチ回路L11〜L14のほかに、データDR1〜DR4のうちの最初に外部へ出力するデータを選択する先頭データ選択回路7を設ける。先頭データ選択回路7の出力データのレベルを検出しラッチする、第1のデータ検出回路及びラッチ回路より動作速度の速い1つの第2のデータ検出回路DD20及びラッチ回路L20を設ける。出力選択回路8を、第2のラッチ回路L20の保持データを出力した後、第1のラッチ回路L11〜L14の保持データをデコード信号DC1〜DC4のアクティブレベルに応答して出力する回路とする。

請求項（抜粋）：

第1のアドレス信号による1つのアドレス指定を受けて複数のデータを読出すメモリセルアレイ部と、このメモリセルアレイ部から読出された複数のデータのレベルそれぞれを検出して出力する所定の動作速度の複数の第1のデータ検出回路と、前記メモリセルアレイ部から読出された複数のデータの外部への出力順にアドレス値が変化する第2のアドレス信号をデコードして順次アクティブレベルとなる複数のデコード信号を出力するデコード回路と、前記複数のデコード信号のうちの最初のアクティブレベルのデコード信号に応答してこのデコード信号と対応する前記メモリセルアレイ部から読出されたデータを選択する先頭データ選択回路と、前記複数の第1のデータ検出回路より速い動作速度を持ち前記先頭データ選択回路で選択されたデータのレベルを検出して出力する1つの第2のデータ検出回路と、前記複数の第1のデータ検出回路それぞれの出力データを所定のタイミングでラッチし出力する所定の動作速度の複数の第1のラッチ回路と、これら複数の第1のラッチ回路より速い動作速度をもち前記第2のデータ検出回路の出力データを前記複数の第1のラッチ回路のデータラッチタイミングより前の所定のタイミングでラッチし出力する1つの第2のラッチ回路と、前記複数のデコード信号のアクティブレベルと対応して前記第2のラッチ回路の出力データ及び前記複数の第1のラッチ回路うちの所定のラッチ回路の出力データを順次選択して出力する出力選択回路とを有することを特徴とする半導体記憶装置。

IPC (3件)：

G11C 11/401 , G11C 11/41 , G11C 11/409

FI (3件)：

G11C 11/34 362 D , G11C 11/34 301 D , G11C 11/34 354 A

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