特許
J-GLOBAL ID：200903085985316610
出力回路
発明者：
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出願人/特許権者：
代理人 (1件)：
高田 守
公報種別：公開公報
出願番号（国際出願番号）：特願平5-286883
公開番号（公開出願番号）：特開平7-142985
出願日： 1993年11月16日
公開日（公表日）： 1995年06月02日
要約：
【要約】【目的】 半導体集積回路で構成した出力回路において、断続される電流を小とし、発生するノイズを少なくする。【構成】 電源電圧VCCと接地電位GND との間に基準抵抗3及びトランジスタ群9を介装する。電圧VB と基準電圧VREF とを比較回路5で比較し、その結果に応じてUP/DOWNカウンタ6がカウントする。3個のトランジスタ91,92,93のゲート幅はWu ,2Wu ,4Wu であり、4個のトランジスタ94,95,96,97 のゲート幅はいずれも8Wu である。UP/DOWNカウンタ6の下位ビットQ1 ,Q2 ,Q3 はバッファ91a,92a,93a を介して3個のトランジスタ91,92,93を駆動する。そして上位ビットQ4 ,Q5 ,Q6 は、その値に応じて下位ビットから1を出力するデコーダ8及びバッファ94a,95a,96a,97a を介して4個のトランジスタ94,95,96,97 を駆動するよう構成する。
請求項（抜粋）：
複数のトランジスタを並列に接続したトランジスタ群と抵抗素子とで直列回路を形成し、トランジスタ群及び抵抗素子の接続点の電位と所定電位とを比較し、その比較結果に応じてクロックパルスをアップカウント又はダウンカウントし、そのカウント結果に応じてトランジスタ群を選択的に駆動することによりトランジスタ群の出力インピーダンスを制御する出力回路において、前記トランジスタ群は第1番目から第k番目までのトランジスタのゲート幅が初項1、公比2の等比級数の倍数であるk個のトランジスタ及び第(k+1)番目から第(k+n)番目までのトランジスタのゲート幅が2k の倍数であるn個のトランジスタを並列に接続してあり、前記カウント結果の(k+1)ビット以上の値をデコードするデコーダを備え、前記カウント結果のkビット以下の値に応じて第1番目から第k番目までのトランジスタを選択的に駆動し、前記デコーダのデコード出力に応じて第(k+1)番目から第(k+n)番目までのトランジスタを選択的に駆動するようなしてあることを特徴とする出力回路。
FI (2件)：
H03K 19/00 101 F
, H03K 19/00 101 Q
