特許

J-GLOBAL ID：200903086049951563

半導体装置の製造方法

発明者： 田口 充
出願人/特許権者： ソニー株式会社
代理人 (1件)： 杉浦 正知
公報種別：公開公報
出願番号（国際出願番号）：特願平8-289271
公開番号（公開出願番号）：特開平10-116904
出願日： 1996年10月11日
公開日（公表日）： 1998年05月06日
要約：

【要約】【課題】 接続孔の底部の拡散層などにオーバーエッチングによる損傷を与えることなく、接続孔および配線溝を高い制御性で良好な形状に形成することができる半導体装置の製造方法を提供する。【解決手段】 Si基板1上にSiO2 膜3を形成し、このSiO2 膜3に接続孔4を形成する。次に、Si基板1上にエッチングストップ層としてSiN膜5を形成し、さらに全面にSiO2 膜6を形成し、その上に配線溝形成用のレジストパターン7を形成した後、このレジストパターン7をマスクとしてSiO2膜6をエッチングして配線溝8を形成する。次に、SiN膜5をエッチバックして接続孔4の底部のSiN膜5を除去するとともに、接続孔4の側壁にサイドウォールスペーサ状にこのSiN膜5を残す。次に、Si基板1の全面に配線材料を形成した後、この配線材料を研磨して不要部分の配線材料を除去し、接続孔4および配線溝8に埋め込まれ、接続孔4の底部の拡散層2にコンタクトした溝配線を形成する。

請求項（抜粋）：

基板上に第1の絶縁膜を形成した後、この第1の絶縁膜を選択的にエッチングすることにより接続孔を形成する工程と、上記基板の全面にエッチングストップ層を形成する工程と、上記基板の全面に第2の絶縁膜を形成した後、この第2の絶縁膜を選択的にエッチングすることにより配線溝を形成する工程と、上記エッチングストップ層をエッチバックすることにより上記接続孔の底部の上記エッチングストップ層を除去する工程とを有することを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 21/768 ,  H01L 21/28 301

FI (2件)：

H01L 21/90 C ,  H01L 21/28 301 R