特許
J-GLOBAL ID：200903086052708793
信号処理回路
発明者：
出願人/特許権者：
代理人 (1件)：
小鍜治 明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-043505
公開番号（公開出願番号）：特開平6-259892
出願日： 1993年03月04日
公開日（公表日）： 1994年09月16日
要約：
【要約】【目的】 再生PLL回路前段に位置し、情報記録媒体の欠陥等により生じる所定時間間隔以下のパルスを除去することにより、前記PLL回路の構成要素である電圧制御発振器の発振周波数を安定化させる回路を提供することを目的とする。【構成】 デジタル信号パルス列の個々のパルスエッジから所定時間ゲート信号を出力するゲート回路1と、前記デジタル信号パルス列と前記ゲート信号を入力とし前記デジタル信号列において前記隣接するパルスのいずれか一方を除去するパルス制限回路2で構成され、後段のPLL回路の構成要素である電圧制御発振器の発振周波数を安定化させる。
請求項（抜粋）：
PLL回路前段に位置し、デジタル信号パルス列において隣接するパルス間隔が所定時間T以下である場合、前記隣接するパルスのいずれか一方を除去することにより前記PLL回路の構成要素である電圧制御発振器の周波数を安定にする回路であって、前記デジタル信号パルス列の個々のパルスエッジから所定時間ゲート信号を出力するゲート回路と、前記デジタル信号パルス列と前記ゲート信号を入力とし前記デジタル信号列において前記隣接するパルスのいずれか一方を除去するパルス制限回路を有することを特徴とする信号処理回路。
IPC (2件)：
G11B 20/14 351
, G11B 7/00
