特許
J-GLOBAL ID：200903086063064774
負荷駆動回路
発明者：
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出願人/特許権者：
代理人 (1件)：
山口 巖
公報種別：公開公報
出願番号（国際出願番号）：特願平7-105522
公開番号（公開出願番号）：特開平8-307229
出願日： 1995年04月28日
公開日（公表日）： 1996年11月22日
要約：
【要約】【目的】サーマルヘッドの発熱体RT 等をオンオフする出力FET3のスイッチング速度を前段インバータのチップ面積を増加させずに緩やかにし、ノイズ発生を抑制する。【構成】出力FET3の前段インバータを構成するP形FET1,N形FET2のソース側に夫々直列に順バイアスされた付加P形FET11,付加N形FET12を挿入し直列抵抗として機能させる。即ち、前段インバータゲートG0が“L”→“H”に変化するとFET1はターンオフ,FET2はターンオン,出力FET3はターンオフするが、FET12はこのときの出力FET3のゲートの放電々流を抑制しFET3のターンオフを遅らせる。また、ゲートG0が“H”→“L”に変化するとFET1はターンオン,FET2はターンオフ,出力FET3はターンオンするが、FET11はこのときの出力FET3のゲートの充電々流を抑制し、FET3のターンオンを遅らせる。
請求項（抜粋）：
第1のP形FETと第1のN形FETのゲート同士及びドレイン同士を夫々共通に接続し、この2つのFETのソース間に直流電源を、その正極が第1のP形FETのソース側となるように印加して前段インバータを構成し、前記共通接続されたドレインを後段のスイッチング素子の制御端子に接続し、前記共通接続されたゲートに“H”,“L”に変化する電圧を印加して後段のスイッチング素子により負荷を駆動する負荷駆動回路において、前記第1のP形FETのソースと直流電源の正極との間に順バイアスされた第2のP形FETを直列に挿入し、第1のN形FETのソースと直流電源の負極との間に順バイアスされた第2のN形FETを直列に挿入したことを特徴とする負荷駆動回路。
IPC (2件)：
FI (2件)：
H03K 17/687 A
, H03K 17/16 H
