特許

J-GLOBAL ID：200903086063518422

論理回路設計処理方法

発明者： 藤田 昌宏
出願人/特許権者： 富士通株式会社
代理人 (1件)： 小笠原 吉義 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-230196
公開番号（公開出願番号）：特開平6-076019
出願日： 1992年08月28日
公開日（公表日）： 1994年03月18日
要約：

【要約】【目的】既に配置・配線されている論理回路の設計を利用し,新しい仕様の論理回路を設計する論理回路設計処理方法に関し,配置・配線処理にかかる時間を削減し,かつ元の回路の遅延時間などの特性を保証することを目的とする。【構成】既設計情報11および新設計仕様情報12を入力する。そして,既設計の論理回路中で論理を修正する回路素子を決定した後, その回路素子が実現する論理関数を変更する。それについて,新しく設計する論理回路の仕様が満足されるかどうかを検査し,既設計の論理回路の配置・配線を変更しないで, 論理関数の変更のみで新しい仕様に合わせる。

請求項（抜粋）：

計算機により論理回路を設計する論理回路設計システムにおける論理回路設計処理方法において,既に配置・配線されている既設計の論理回路の設計情報を入力する第1の処理過程(13)と,新しく設計する論理回路の仕様を入力する第2の処理過程(14)と,既設計の論理回路中で論理を修正する回路素子を決定する第3の処理過程(15)と,決定した回路素子が実現する論理関数を変更する第4の処理過程(16)と,前記回路素子が実現する論理関数を変更することにより,新しく設計する論理回路の仕様が満足されるかどうかを検査する第5の処理過程(17)とを備え,既設計の論理回路の配置・配線を変更することなく,新しい論理回路を設計することを特徴とする論理回路設計処理方法。