パワー制御回路

発明者：
出願人/特許権者：
代理人 (1件)：京本直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-044261
公開番号（公開出願番号）：特開平6-259161
出願日： 1993年03月05日
公開日（公表日）： 1994年09月16日
要約：

【要約】【目的】パワーダウン解除直後に、マスタクロックの発振が不安定となる、位相制御回路を内蔵する集積回路の、不安定クロックによる誤動作を防止する。【構成】集積回路100の外部より入力される、周波数の決まっているフレーム信号120の周期ごとに、マスタクロック250によるカウント動作を行い、このカウント値、すなわち決まった時間内でのマスタクロック発振回数を測定し、その発振回数が正常ならば、クロックが安定,異常ならば不安定を判断し、マスタクロック250の安定が検出されてから、前記マスタクロック250を、本集積回路100のシステムクロック750として用いるよう制御し、パワー制御解除直後の、不安定なクロックによる、集積回路100の誤動作を防止することができる。

請求項（抜粋）：

パワーダウンする機能と位相制御回路とを内蔵し、前記位相制御回路を源とするシステムクロックにて動作するパワー制御回路において、マスタクロックを分周して内部フレーム信号を発生する分周回路と、前記マスタクロックを発生するとともに、外部からの外部フレーム信号と前記内部フレーム信号とが同期化すように、前記マスタクロックの発振を制御し、外部または内部からの第一のパワー制御信号に応じてパワーダウンする前記位相制御回路と、前記マスタクロックでカウント動作し、前記外部フレームの任意のタイミングごとにカウント値を出力し、前記カウント値出力後にリセットまたはプリセットしてカウント動作を繰り返すカウンタと、前記カウント値をデコードし前記マスタクロックの安定,不安定を判断し、クロック安定検出信号を出力するデコーダと、前記第一のパワー制御信号と前記クロック安定検出信号より、第二のパワー制御信号を出力するパワー制御信号発生回路と、前記第二のパワー制御信号と前記マスタクロックより、前記システムクロックを生成するシステムクロック発生回路とを備え、前記カウンタと前記デコーダにて前記マスタクロックの安定を検出し、前記マスタクロックの安定検出の後、前記システムクロックを発生するようになしたことを特徴とするパワー制御回路。

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