特許
J-GLOBAL ID：200903086132529652
レベルシフタ回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
鈴木 章夫
公報種別：公開公報
出願番号（国際出願番号）：特願平11-241324
公開番号（公開出願番号）：特開2001-068978
出願日： 1999年08月27日
公開日（公表日）： 2001年03月16日
要約：
【要約】 (修正有)【課題】 トランジスタのサイズを大とせず貫通電流を抑制し、かつ回路構成を複雑にせず高集積化を実現可能にする。【解決手段】 第1のインバータINV1によってGNDとVDD1間で変化する相補信号の入力信号がゲートに入力されソースがGNDに接続された対をなす第1、第2のNMOSトランジスタN1,N2と、ソースがVDD3に接続されゲートが対向するトランジスタのドレインに交差接続された対をなす第1、第2のPMOSトランジスタP1,P2と、ゲートがVDD2に接続されドレインが第1、第2のNMOSトランジスタの各ドレインと接続されソースが第1、第2のPMOSトランジスタP1,P2の各ドレインと接続された対をなす第3、第4のPMOSトランジスタP3,P4とを備える。ここで、VDD3>VDD2>VDD1である。
請求項（抜粋）：
GNDと第1の電源電圧(VDD1)間で変化する相補信号からなる入力信号がそれぞれゲートに入力されソースがGNDに接続された対をなす第1及び第2の一導電型MOSトランジスタと、ソースが第3の電源電圧(VDD3)に接続されゲートが対向するトランジスタのドレインに交差接続された対をなす第1及び第2の反対導電型MOSトランジスタと、ゲートが第2の電源電圧(VDD2)に接続されドレインが前記第1及び第2の一導電型MOSトランジスタの各ドレインと接続されソースが前記第1及び第2の反対導電型MOSトランジスタの各ドレインと接続された対をなす第3及び第4の反対導電型MOSトランジスタとを備え、前記VDD3,VDD2,VDD1の絶対レベルは、VDD3>VDD2>VDD1の関係にあり、前記第1または第2の一導電型MOSトランジスタのドレインから出力信号を出力することを特徴とするレベルシフタ回路。
IPC (2件)：
FI (2件)：
H03K 5/02 L
, H03K 19/00 101 D
