特許

J-GLOBAL ID：200903086135297876

デコード回路及びそのアドレス割り当て方法

発明者： 鈴木 勝
出願人/特許権者： 富士通株式会社
代理人 (1件)： 岡本 啓三
公報種別：公開公報
出願番号（国際出願番号）：特願平6-100084
公開番号（公開出願番号）：特開平7-312086
出願日： 1994年05月13日
公開日（公表日）： 1995年11月28日
要約：

【要約】【目的】 デコード回路に関し、アドレスを伝送する共通出力線に対して、それを論理回路に入力する信号線の接続方法を工夫し、それら配線の遅延量を統一して、アクセススピードの高速化を図る。【構成】 mビットのアドレスに基づいてm個の非反転アドレス及びm個の反転アドレスを出力するアドレス出力回路11と、m個の非反転アドレス及びm個の反転アドレスの中からm個のアドレスの組を個々にデコードしてゲート選択信号SWLi,〔i=0〜n-1〕を出力するn個の論理回路Ln,〔n=1〜n〕とを備え、各論理回路Lnは、m個の非反転アドレス及びm個の反転アドレスの中から一定のアドレス割当て規則に基づいて割り振られたm個のアドレスの組を共通出力線12から入力する。

請求項（抜粋）：

mビットのアドレスに基づいてm個の非反転アドレス及びm個の反転アドレスを出力するアドレス出力回路(11)と、前記m個の非反転アドレス及びm個の反転アドレスの中からm個のアドレスの組を個々にデコードしてゲート選択信号(SWLi,〔i=0〜(n-1)〕を出力するn個の論理回路(Ln,〔n=1〜n〕)とを備え、前記各論理回路(Ln)は、m個の非反転アドレス及びm個の反転アドレスの中から一定のアドレス割当て規則に基づいて割り振られたm個のアドレスの組を共通出力線(12)から入力することを特徴とするデコード回路。

IPC (2件)：

G11C 11/413 ,  G11C 11/408

FI (2件)：

G11C 11/34 302 A ,  G11C 11/34 354 B