特許

J-GLOBAL ID：200903086152221549

半導体装置

発明者： 助川 和雄
出願人/特許権者： 富士通株式会社
代理人 (1件)： 寒川 誠一
公報種別：公開公報
出願番号（国際出願番号）：特願平5-064999
公開番号（公開出願番号）：特開平6-275826
出願日： 1993年03月24日
公開日（公表日）： 1994年09月30日
要約：

【要約】【目的】 2入力CMOS論理回路を構成する半導体装置に関し、2入力CMOS論理回路を2個のMOSFETをもって構成しうるようにして所要面積の低減を可能にする半導体装置を提供することを目的とする。【構成】 絶縁膜2上に形成された薄膜シリコン層3にNチャネルトランジスタ用のN型ソース・ドレイン5とPチャネルトランジスタ用のP型ソース・ドレイン6とが形成され、NチャネルトランジスタとPチャネルトランジスタとのチャネル領域を挟んでそれぞれフロントゲート8とバックゲート9とが形成され、NチャネルトランジスタとPチャネルトランジスタのバックゲート9が相互に接続されて第1入力端子Aが形成され、NチャネルトランジスタとPチャネルトランジスタのフロントゲート8が相互に接続されて第2入力端子Bが形成され、NチャネルトランジスタとPチャネルトランジスタのドレインが相互に接続されて出力端子Cが形成されている。

請求項（抜粋）：

絶縁膜(2)上に形成された薄膜シリコン層(3)にNチャネルトランジスタ用のN型ソース・ドレイン(5)とPチャネルトランジスタ用のP型ソース・ドレイン(6)とが形成され、前記Nチャネルトランジスタと前記Pチャネルトランジスタとのチャネル領域を挟んでそれぞれフロントゲート(8)とバックゲート(9)とが形成され、前記Nチャネルトランジスタの前記バックゲート(9)と前記Pチャネルトランジスタの前記バックゲート(9)とが相互に接続されて第1入力端子(A)が形成され、前記Nチャネルトランジスタの前記フロントゲート(8)と前記Pチャネルトランジスタの前記フロントゲート(8)とが相互に接続されて第2入力端子(B)が形成され、前記Nチャネルトランジスタのドレインと前記Pチャネルトランジスタのドレインとが相互に接続されて出力端子(C)が形成されてなることを特徴とする半導体装置。

IPC (2件)：

H01L 29/784 ,  H01L 27/092

FI (3件)：

H01L 29/78 311 C ,  H01L 27/08 321 B ,  H01L 29/78 311 G