特許
J-GLOBAL ID：200903086178544257
マクロセル生成方法及びマクロセル埋込型ゲートアレイ設計方法
発明者：
出願人/特許権者：
代理人 (1件)：
松本 眞吉
公報種別：公開公報
出願番号（国際出願番号）：特願平7-153189
公開番号（公開出願番号）：特開平9-008142
出願日： 1995年06月20日
公開日（公表日）： 1997年01月10日
要約：
【要約】【目的】集積度をより高くする。【構成】セルコンパイラに対しパラメータ値を入力してマクロセルを自動生成し、生成されたマクロセルの内部の空き領域を認識し、この空き領域に、ユニットセル間配線により任意の論理回路のマスクパターンを生成するためのユニットセルブロック15又はサブマクロセルを配置する。このようなマクロセルをチップ設計領域上に配置し、チップ設計領域上のマクロセル以外の領域に基本セルアレイを配置し、マクロセル内部のユニットセルブロックを基本セルアレイの拡張領域として利用する。
請求項（抜粋）：
パラメータで表現されたマスクパターンデータが予め登録され、セルコンパイラに対し該パラメータの値を入力することによりマクロセルを自動生成するマクロセル生成方法において、自動生成された該マクロセルの内部の空き領域を認識し、該空き領域に、配線を付加して任意の論理回路のマスクパターンを生成するためのユニットセルブロックを配置することを特徴とするマクロセル生成方法。
IPC (2件)：
FI (2件)：
H01L 21/82 B
, H01L 21/82 M
