半導体集積回路

発明者： , ,
出願人/特許権者： ,
代理人 (1件)：小川勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平4-051308
公開番号（公開出願番号）：特開平5-258591
出願日： 1992年03月10日
公開日（公表日）： 1993年10月08日
要約：

【要約】【目的】本発明の目的は、多数の欠陥メモリセルを救済するため、冗長メモリセルを高効率で利用し、アクセス遅延を低減する半導体集積回路を提供することである。【構成】各メモリアレイブロックに冗長ワード線、アドレス比較回路/冗長デコーダ回路を配備し、欠陥メモリセルを含むメモリアレイブロック以外の任意のメモリアレイブロックに配備されているアドレス比較回路に欠陥メモリセルが接続されているワード線のアドレスをプログラムし、欠陥ワード線をプログラムしたアドレス比較回路を含むメモリアレイブロックの冗長ワード線により置き換えて、欠陥救済を行う。【効果】欠陥救済時のアクセス時間の遅延が回避され、冗長メモリセルを効率よく使用して多数の欠陥メモリセルを冗長メモリセルに置き換え、欠陥救済を行うことができる。

請求項（抜粋）：

半導体メモリを含む半導体集積回路であって、(1)上記半導体メモリは複数個のメモリアレイブロックからなり、上記メモリアレイブロックはすくなくとも1個のメモリセルおよびすくなくとも1個の冗長メモリセルを有し、(2)上記複数個のメモリアレイブロックはそれぞれ、上記メモリセルに接続されるワード線を選択するためのワードデコーダ、上記冗長メモリセルに接続される冗長ワード線を選択するための冗長ワードデコーダ、上記メモリセルあるいは上記冗長メモリセルのデータを読み出すためのビット線、および上記ビット線を選択するためのYデコーダを有し、(3)上記複数個のメモリアレイブロックのそれぞれに対して、Yデコーダにより選択されたビット線の信号を増幅するセンスアンプ、入力データをビット線に書き込むための書き込み回路、および欠陥メモリセルに接続されているワード線のアドレスをプログラムするためのすくなくともアドレス比較回路と冗長デコーダが配備され、(4)上記冗長デコーダの出力信号が入力され、上記複数個のメモリアレイブロックに配備されたセンスアンプおよび書き込み回路の活性化/非活性化を制御する信号を発生するブロック非活性化信号発生回路が設けられ、当該メモリアレイブロックに欠陥メモリセルを含まない場合には、上記ワードデコーダにより一本のワード線が選択され、またYデコーダによりすくなくとも一組のビット線が選択され、当該メモリアレイブロックのセンスアンプあるいは書き込み回路が活性化され、メモリセルからビット線に読み出されたデータがデータバスへ出力され、あるいはデータバスからビット線を経てメモリセルへ書き込みが行われ、当該メモリアレイブロック(ブロックAとする)に欠陥メモリセルを含む場合には、上記欠陥メモリセルを含む当該メモリアレイブロック(ブロックA)以外の任意のメモリアレイブロック(ブロックBとする)に配備されたアドレス比較回路に上記欠陥メモリセルに接続されているワード線のアドレスをプログラムし、上記欠陥メモリセルに接続されているワード線に相当するアドレスが入力されたときには、ブロックAにおいて上記欠陥メモリセルに接続されているワード線が選択され、欠陥メモリセルのデータがビット線、Yデコーダを経てセンスアンプ入力端まで伝達されるか、あるいはビット線を経てYデコーダ入力端まで伝達されるとともに、ブロックBにおいて入力アドレスが上記プログラムされたアドレス比較回路と一致し、冗長デコーダを経て冗長ワードデコーダにより冗長ワード線が選択され、冗長メモリセルのデータがビット線に読み出され、読み出されたデータはYデコーダを経てセンスアンプに入力され、ブロックAにおいてセンスアンプおよび書き込み回路、あるいはYデコーダがブロック非活性化信号発生回路により非活性化されて、ビット線に読み出されたデータがデータバスに出力されず、あるいはデータバスから書き込み回路、ビット線を経てメモリセルに入力データが書き込まれることはなく、ブロックBのセンスアンプおよび書き込み回路、あるいはセンスアンプ、書き込み回路、およびYデコーダは上記冗長デコーダの出力信号により活性化され、冗長メモリセルのデータをセンスアンプにより増幅しデータバスへ出力しあるいはデータバスから書き込み回路を経て冗長メモリセルに入力データを書き込むことにより、欠陥メモリセルが冗長メモリセルに置き換えられることを特徴とする半導体集積回路。

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