特許

J-GLOBAL ID：200903086188664056

パイプラインプロセッサ

発明者： 三好 明
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 前田 弘 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-122136
公開番号（公開出願番号）：特開2003-316566
出願日： 2002年04月24日
公開日（公表日）： 2003年11月07日
要約：

【要約】【課題】 パイプラインプロセッサにおいて、回路規模および消費電力の低減を可能にする。【解決手段】 第1データ処理部102と第2データ処理部103との間には、ラッチ105が設けられている。プロセッサが高いクロック周波数で動作する場合には、ラッチ105にはクロックに同期したラッチパルスが入力され、第1データ処理部102の出力が保持されることにより、データ処理部102・103が順次並列に動作するパイプライン処理が行われ、高速な命令コードの実行処理が行われる。一方、プロセッサが低いクロック周波数で動作する場合には、ラッチ105に連続的なHレベルの制御信号が入力され、バイパス回路やセレクタを用いたりすることなく、データ処理部102・103で1段の処理ステージとして動作させることができる。

請求項（抜粋）：

命令コードに基づく第1ステージの処理と第2ステージの処理とが並行して行われるように構成されたパイプラインプロセッサにおいて、上記第1ステージの処理を行う第1の処理手段と、上記第2ステージの処理を行う第2の処理手段と、上記第1の処理手段と第2の処理手段との間に設けられたステージ間データ保持手段と、上記ステージ間データ保持手段を制御する制御信号を出力する制御手段とを備え、上記ステージ間データ保持手段は、上記制御信号が第1のレベルに変化する際に上記第1の処理手段から出力されたデータを、上記制御信号が上記第1のレベルである間保持して上記第2の処理手段に出力する一方、上記制御信号が第2のレベルである間、上記第1の処理手段から出力されたデータをそのまま上記第2の処理手段に出力するラッチ回路を用いて構成されていることを特徴とするパイプラインプロセッサ。

IPC (3件)：

G06F 7/00 ,  G06F 9/30 330 ,  G06F 9/38 310

FI (3件)：

G06F 9/30 330 B ,  G06F 9/38 310 E ,  G06F 7/00 A

Fターム (9件)：

5B013AA11 ,  5B022AA01 ,  5B022BA01 ,  5B022CA08 ,  5B022EA01 ,  5B022FA03 ,  5B022FA09 ,  5B033AA13 ,  5B033BC01