特許
J-GLOBAL ID：200903086191557953
半導体メモリシステム
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-269779
公開番号（公開出願番号）：特開平11-110280
出願日： 1997年10月02日
公開日（公表日）： 1999年04月23日
要約：
【要約】【課題】データフェッチのためのストローブ信号のタイミングの決定を容易に行うことができ、どのようなフライトタイムにも対応できるシステムを構成することができることを特徴とする。【解決手段】最大フライトタイム測定回路33は、システムクロックCKを遅延し、その遅延時間がDIMMからのリターンクロックで制御される遅延部34と、この遅延部34における遅延状態を記憶する遅延レジスタ部35とから構成される。別の遅延部36が設けられ、この遅延部36には遅延レジスタ部35の内容が入力され、先の遅延部34と同等の遅延が生じるように制御される。この遅延部36の出力は、DIMMからの読み出しデータDQを受けるコントロールバッファ38にデータフェッチ信号として与えられる。
請求項（抜粋）：
メモリ及びこのメモリを制御するコントローラとを有し、上記コントローラはシステムクロックに同期して上記メモリにアクセスし、あるアドレスからデータを読み出してコントローラに取り込み、あるアドレスへのデータのアクセスにおいてデータ出力開始のクロックからそのアドレスのデータが取り込み可能になるまでの時間であるフライトタイムがアドレスによって異なる半導体メモリシステムにおいて、上記コントローラは、上記メモリに保持されたデータの一連のアクセスを始める前に、一連のアクセスのフライトタイムの異なるアドレスのフライトタイムの最大値を測定し、レジスタの状態として保持する最大値測定手段と、一連のデータアクセスの際に、上記最大値測定手段で測定され、保持されたレジスタの状態に基づいて、データ出力開始のクロックを上記フライトタイムの最大値に相当する時間だけ遅延して、データ取り込みを行うタイミング信号を発生するタイミング信号発生手段とを備えていることを特徴とする半導体メモリシステム。
IPC (3件)：
G06F 12/00 564
, G11C 7/00 313
, G11C 11/401
G06F 12/00 564 A
, G11C 7/00 313
, G11C 11/34 362 Z
