特許

J-GLOBAL ID：200903086194325700

半導体装置及びその製造方法

発明者： 窪田 通孝
出願人/特許権者： ソニー株式会社
代理人 (1件)： 杉浦 正知
公報種別：公開公報
出願番号（国際出願番号）：特願平3-198715
公開番号（公開出願番号）：特開平5-021811
出願日： 1991年07月12日
公開日（公表日）： 1993年01月29日
要約：

【要約】【目的】 LDD構造MOSトランジスタと高耐圧のマスクLDD構造MOSトランジスタとが混在する半導体装置の製造工程の簡略化を図る。【構成】 ゲート電極4を形成し、その表面に絶縁膜を形成した後、全面に多結晶Si膜を形成する。次に、レジストパターンをマスクとしてこの多結晶Si膜をエッチバックしてゲート電極9を形成するとともに、ゲート電極4の側壁にサイドウォールスペーサを形成する。次に、ゲート電極9とゲート電極4及びサイドウォールスペーサとをマスクとして一回目のPの低濃度のイオン注入を行う。次に、サイドウォールスペーサを除去した後、ゲート電極4、9をマスクとして二回目のPの低濃度のイオン注入を行う。これらの二回のイオン注入により、LDD構造MOSトランジスタ及びマスクLDD構造MOSトランジスタのソース領域及びドレイン領域の低不純物濃度部となる低不純物濃度拡散層11、12、13、14を形成する。

請求項（抜粋）：

第1の膜厚のゲート絶縁膜を有する第1のMOSトランジスタ及び上記第1の膜厚よりも大きい第2の膜厚のゲート絶縁膜を有する第2のMOSトランジスタを有する半導体装置の製造方法において、半導体基板上に上記第1の膜厚のゲート絶縁膜及び上記第2の膜厚のゲート絶縁膜を形成する工程と、上記第1の膜厚のゲート絶縁膜及び上記第2の膜厚のゲート絶縁膜の上にそれぞれ上記第1のMOSトランジスタのゲート電極及び上記第2のMOSトランジスタのゲート電極を形成する工程と、上記第2のMOSトランジスタの上記ゲート電極の側壁にサイドウォールスペーサを形成する工程と、上記第1のMOSトランジスタの上記ゲート電極と上記第2のMOSトランジスタの上記ゲート電極及び上記サイドウォールスペーサとをマスクとして上記半導体基板中にソース領域及びドレイン領域形成用の不純物の第1の低濃度のイオン注入を行う工程と、上記サイドウォールスペーサを除去した後、上記第1のMOSトランジスタの上記ゲート電極と上記第2のMOSトランジスタの上記ゲート電極とをマスクとして上記半導体基板中にソース領域及びドレイン領域形成用の不純物の第2の低濃度のイオン注入を行う工程とを具備することを特徴とする半導体装置の製造方法。

IPC (5件)：

H01L 29/788 ,  H01L 29/792 ,  H01L 27/115 ,  H01L 21/336 ,  H01L 29/784

FI (3件)：

H01L 29/78 371 ,  H01L 27/10 434 ,  H01L 29/78 301 L