特許
J-GLOBAL ID：200903086206552201
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
中島 洋治 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-074921
公開番号（公開出願番号）：特開平5-283421
出願日： 1992年03月31日
公開日（公表日）： 1993年10月29日
要約：
【要約】【目的】 低濃度層の上にもゲート電極があるオーバーラップ型のLDD構造MOS型電界効果トランジスタの製造方法に関し,簡易な工程で,制御性良く形成できるようにして,ホットキャリア耐性を向上させる。【構成】 ポリシリコン層23の表面にポジ型化学増幅レジスト24を塗布し,上層に不溶化層が形成されるプロセス条件を用いてパターニングし,ゲート電極の幅bを有する本体と,上層から両側に庇状に張り出した幅aの不溶化層とから成るレジストパターンを形成する。これをマスクとし,ポリシリコン層23を,シリコン基板21が露出するまで異方性エッチングして,ゲート長方向の両側に厚さの薄いゲート電極張り出し部26を有するゲート電極25を形成する。これをマスクとし,全面に不純物イオンをイオン注入して,低濃度層27および高濃度層28から成るソース領域とドレイン領域とを同時に形成する。
請求項（抜粋）：
ソース領域およびドレイン領域が,低不純物濃度層および高不純物濃度層から成り,低不純物濃度層の上にもゲート電極がある構造のMOS型電界効果トランジスタの製造方法であって,半導体基板上にゲート絶縁膜および導電層を順次形成する工程と,該導電層の表面にポジ型化学増幅レジストを塗布する工程と,該ポジ型化学増幅レジストを,上層に不溶化層が形成されるプロセス条件を用いてパターニングし,ゲート電極の幅を有する本体と,該本体の上層からゲート長方向の両側に庇状に張り出した不溶化層とから成るレジストパターンを形成する工程と,該レジストをマスクとし,前記導電層を,前記半導体基板が露出するまで異方性エッチングして,ゲート長方向の両側に厚さの薄いゲート電極張り出し部を有するゲート電極を形成する工程と,該ゲート電極をマスクとし,全面に不純物イオンをイオン注入して,低不純物濃度層および高不純物濃度層から成るソース領域と,低不純物濃度層および高不純物濃度層から成るドレイン領域とを同時に形成する工程とを含むことを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 21/336
, H01L 29/784
