特許

J-GLOBAL ID：200903086208368602

メモリ素子およびメモリアレイ

発明者： 野本 和正
出願人/特許権者： ソニー株式会社
代理人 (1件)： 藤島 洋一郎
公報種別：公開公報
出願番号（国際出願番号）：特願平9-339052
公開番号（公開出願番号）：特開平11-177067
出願日： 1997年12月09日
公開日（公表日）： 1999年07月02日
要約：

【要約】【課題】 低いゲート電圧で高速に情報の書き込みや消去ができ、消費電力を小さくして高集積化できると共に、微細化しても電荷の蓄積の有無により伝導層の伝導率を効率よく変化させることができるようにする。【解決手段】 伝導層1aの上に障壁層4a,遷移層5a,障壁層4b,遷移層5b,障壁層4c,電荷蓄積層6および障壁層4dを順次積層し、伝導層1aの電荷が共鳴トンネリングにより電荷蓄積層6に遷移するようにする。伝導層1aには障壁層4aを挟んで電荷がトンネル可能な絶縁部1b,1cを1つづつ形成する。絶縁部1b,1cの各静電容量はe2 /kB T(eは電気素量、kB はボルツマン定数、Tは動作温度)よりもそれぞれ小さくする。伝導層1a,遷移層5a,5b,電荷蓄積層6はSi、障壁層4a,4b,4c,4dはSiO2 によりそれぞれ構成し、電子親和力を交互に大小とする。

請求項（抜粋）：

電荷がトンネル可能な絶縁部を複数有する伝導層と、この伝導層から遷移された電荷を蓄積する電荷蓄積層と、この電荷蓄積層と前記伝導層との間に形成され、前記伝導層から前記電荷蓄積層に電荷を遷移させる少なくとも1層の遷移層と、この遷移層と前記伝導層との間および各遷移層の間および前記遷移層と前記電荷蓄積層との間にそれぞれ形成され、電荷がトンネル可能な複数の障壁部とを備えたことを特徴とするメモリ素子。

IPC (4件)：

H01L 27/115 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (2件)：

H01L 27/10 434 ,  H01L 29/78 371