強誘電体薄膜を含む電子回路素子の製造方法

発明者： ,
出願人/特許権者：
代理人 (1件)：高橋敬四郎
公報種別：公開公報
出願番号（国際出願番号）：特願平8-063438
公開番号（公開出願番号）：特開平9-260614
出願日： 1996年03月19日
公開日（公表日）： 1997年10月03日
要約：

【要約】【課題】強誘電体薄膜を含む電子回路素子の製造において、強誘電体層の微細加工に適した製造方法を提供する。【解決手段】支持基板の表面上に、導電性材料からなる下部電極層を堆積する工程と、下部電極層の上に、強誘電体材料からなる強誘電体層を堆積する工程と、強誘電体層の上に、高硬度マスク層を堆積する工程と、高硬度マスク層の上に、その表面上の一部の領域を覆うレジストパターンを形成する工程と、レジストパターンをマスクとして、高硬度マスク層をエッチング除去し、一部の領域に高硬度マスクパターンを残す工程と、高硬度マスクパターンをマスクとして、強誘電体層及び下部電極層をイオンミリングにより除去する工程とを含む。高硬度マスク層のイオンミリングレートが、レジストパターンのイオンミリングレートよりも小さい。

請求項（抜粋）：

支持基板の表面上に、導電性材料からなる下部電極層を堆積する工程と、前記下部電極層の上に、強誘電体材料からなる強誘電体層を堆積する工程と、前記強誘電体層の上に、高硬度マスク層を堆積する工程と、前記高硬度マスク層の上に、その表面上の一部の領域を覆うレジストパターンを形成する工程と、前記レジストパターンをマスクとして、前記高硬度マスク層をエッチング除去し、前記一部の領域に高硬度マスクパターンを残す工程と、前記高硬度マスクパターンをマスクとして、前記強誘電体層及び前記下部電極層をイオンミリングにより除去する工程とを含み、前記高硬度マスク層のイオンミリングレートが、前記レジストパターンのイオンミリングレートよりも小さい電子回路素子の製造方法。

IPC (3件)：

H01L 27/115 , H01L 27/04 , H01L 21/822

FI (2件)：

H01L 27/10 434 , H01L 27/04 C

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