特許
J-GLOBAL ID：200903086221922791
半導体記憶装置及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
國分 孝悦
公報種別：公開公報
出願番号（国際出願番号）：特願平10-131362
公開番号（公開出願番号）：特開平11-307743
出願日： 1998年04月24日
公開日（公表日）： 1999年11月05日
要約：
【要約】【課題】比較的簡単且つ確実な製造方法でDRAMメモリキャパシタの容量を増大させる。【解決手段】層間絶縁膜6の上に窒化シリコン膜7を形成した後、その上に、酸化シリコン膜9を間に介したポリシリコン膜8と10の積層構造を形成する。ポリシリコンサイドウォール12を利用してストレージコンタクトを形成した後、ポリシリコン膜14、15で、そのストレージコンタクトを埋め込む。ポリシリコン膜8、10、14、15をストレージノード電極のパターンに加工した後、ポリシリコン膜8と10の間の酸化シリコン膜9をウェットエッチングで除去する。このストレージノード電極の上に誘電体膜16及びセルプレート電極17を形成する。
請求項（抜粋）：
半導体基板の主表面に、メモリセルのアクセストランジスタとなるトランジスタ構造を形成した後、全面に層間絶縁膜を形成する工程と、前記層間絶縁膜の上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜の上に第1の導電膜を形成する工程と、前記第1の導電膜の上に、前記第1の絶縁膜とは材質の異なる第2の絶縁膜を形成する工程と、前記第2の絶縁膜の上に第2の導電膜を形成する工程と、前記トランジスタ構造の一方の拡散層の直上位置の前記第2の導電膜、前記第2の絶縁膜、前記第1の導電膜及び前記第1の絶縁膜にそれらを貫通する第1の開孔を形成する工程と、前記第1の開孔の側壁部に、第3の導電膜からなるサイドウォールを形成する工程と、前記サイドウォールをエッチングマスクとして用いて、前記層間絶縁膜に、前記第1の開孔に連続し、且つ、前記トランジスタ構造の前記一方の拡散層に達する第2の開孔を形成する工程と、前記第1及び第2の開孔を埋め込むように全面に第4の導電膜を形成する工程と、前記第4の導電膜、前記第2の導電膜、前記第2の絶縁膜及び前記第1の導電膜を、前記第1及び第2の開孔の領域を含むメモリキャパシタの下部電極パターンに加工する工程と、前記下部電極パターンから前記第2の絶縁膜を除去して、メモリキャパシタの下部電極を形成する工程と、前記下部電極の表面にキャパシタ誘電体膜を形成する工程と、前記キャパシタ誘電体膜の上にメモリキャパシタの上部電極を形成する工程と、を有することを特徴とする半導体記憶装置の製造方法。
IPC (2件)：
H01L 27/108
, H01L 21/8242
H01L 27/10 621 B
, H01L 27/10 621 A
