特許
J-GLOBAL ID：200903086286984247
スタティック型メモリセル
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-040211
公開番号（公開出願番号）：特開平8-236645
出願日： 1995年02月28日
公開日（公表日）： 1996年09月13日
要約：
【要約】【目的】TFTを負荷素子とした微細なスタティック型メモリセルの安定動作を可能にし、SRAMの微細化あるいは高集積化を容易にする。【構成】スタティック型メモリセルにおいて、駆動用MOSFETのソース領域に接続するGND配線が情報転送用MOSFETと駆動用MOSFETとを被覆して配設され、GND配線の上層に絶縁膜を介して負荷用薄膜トランジスタのソース領域、チャネル領域およびドレイン領域が設けられ、負荷用薄膜トランジスタのソース領域に接続する電源配線がワード線に平行に配設され、負荷用薄膜トランジスタのチャネルの方向がビット線に平行に形成され、負荷用薄膜トランジスタのドレイン領域がワード線方向とビット線方向とに曲折して形成され、GND配線と曲折したドレイン領域とを対向電極とする静電容量部が設けられる。
請求項（抜粋）：
半導体基板の表面に形成された1対の情報転送用MOSFETと、フリップフロップ回路を構成する半導体基板の表面に形成された1対の駆動用MOSFETと、前記情報転送用MOSFETおよび前記駆動用MOSFETより上層に形成された1対の負荷用薄膜トランジスタとで形成されたスタティック型メモリセルにおいて、前記駆動用MOSFETのソース領域に接続するGND配線が前記情報転送用MOSFETと前記駆動用MOSFETとを被覆して配設され、前記GND配線の上層に絶縁膜を介して前記負荷用薄膜トランジスタのソース領域、チャネル領域およびドレイン領域が設けられ、前記負荷用薄膜トランジスタのソース領域に接続する電源配線が前記メモリセルに設けられたワード線に平行に配設され、前記負荷用薄膜トランジスタのチャネルの方向が前記ワード線と直行するビット線に平行に形成され、前記負荷用薄膜トランジスタのドレイン領域が前記ワード線方向とビット線方向とに曲折して形成され、前記GND配線と前記負荷用薄膜トランジスタの曲折したドレイン領域とを対向電極とする静電容量部が設けられていることを特徴とするスタティック型メモリセル。
IPC (5件)：
H01L 21/8244
, H01L 27/11
, H01L 27/04
, H01L 21/822
, H01L 29/786
H01L 27/10 381
, H01L 27/04 C
, H01L 29/78 613 B
, H01L 29/78 616 S
