特許

J-GLOBAL ID：200903086295349430

XOR回路と反転セレクタ回路及びこれらを用いた加算回路

発明者： 井倉 裕之
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-214832
公開番号（公開出願番号）：特開平8-076976
出願日： 1994年09月08日
公開日（公表日）： 1996年03月22日
要約：

【要約】【目的】 従来より低電力なXOR回路と反転セレクタ回路とこれを用いた低電力な全加算器を提供すること。【構成】 従来よりも貫通電流の流れる確率を減らした、XOR回路101、102、及び従来よりも貫通電流の流れる確率を減らした反転セレクタ回路111を用いて全加算器を構成する。

請求項（抜粋）：

入力端が第1の入力端子に接続され、出力端が第1の出力端子に接続された第1のインバータ回路と、入力端が第2の入力端子に接続され、出力端が第2の入力端子に接続された第2のインバータ回路と、第1の入力端子と第2の出力端子に2つのコントロール端が接続され、入力端が第1の出力端子に接続され、出力端が第3の出力端子に接続されたトランスファゲート回路と、ゲートが第1の出力端子に接続され、ソースが第1の電源端子に接続された第1のpMOSトランジスタと、ゲートが第1の出力端子に接続され、ソースが第2の電源端子に接続された第1のnMOSトランジスタと、ゲートが第2の入力端子(または第2の出力端子)に接続され、ソースが第1のpMOSトランジスタのドレインに接続され、ドレインが第3の出力端子に接続された第2のpMOSトランジスタと、ゲートが第2の出力端子(または第2の入力端子)に接続され、ソースが第1のnMOSトランジスタのドレインに接続され、ドレインが第3の出力端子に接続された第2のnMOSトランジスタとを備えたXOR回路。

IPC (4件)：

G06F 7/50 ,  H03K 3/356 ,  H03K 17/16 ,  H03K 19/21

引用特許：

審査官引用 (3件)

• 特開平4-290010
  
• 特開平4-158626
  
• 特開平4-250527