特許

J-GLOBAL ID：200903086298406680

PLL回路

発明者： 鷲見 育亮
出願人/特許権者： 三洋電機株式会社 ,  鳥取三洋電機株式会社
代理人 (1件)： 芝野 正雅
公報種別：公開公報
出願番号（国際出願番号）：特願2000-117920
公開番号（公開出願番号）：特開2001-308701
出願日： 2000年04月19日
公開日（公表日）： 2001年11月02日
要約：

【要約】【課題】 ロックアップ時間が早い、任意の周波数および基準周波数に対応し易いPLL回路を提供する。【解決手段】 基準発振器2の出力を分周比N+1/2(Nは整数)にて分周する第1固定分周器3と、第1固定分周器3の出力を分周比2にて分周する第2固定分周器4と、第1電圧制御発振器5が出力する中間信号を分周比N1(N1は整数)にて分周する第3固定分周器6と、第2固定分周器4の出力と第3固定分周器6の出力を位相比較する第1位相比較器7と、中間信号を分周比N2にて分周し、位相が異なる複数の基準信号を出力する変換器10とを設ける。

請求項（抜粋）：

基準発振器の出力を分周比N+1/2(Nは整数)にて分周する第1固定分周器と、前記第1固定分周器の出力を分周比2にて分周する第2固定分周器と、第1電圧制御発振器が出力する中間信号を分周比N1(N1は整数)にて分周する第3固定分周器と、前記第2固定分周器の出力と前記第3固定分周器の出力を位相比較し、位相比較信号を前記第1電圧制御発振器へ出力する第1位相比較器と、前記中間信号を分周比N2(N2は整数)にて分周し、位相が異なる複数の基準信号を出力する変換器を設けた事を特徴とするPLL回路。

IPC (4件)：

H03L 7/183 ,  H03L 7/087 ,  H03L 7/18 ,  H03L 7/22

FI (4件)：

H03L 7/22 ,  H03L 7/18 B ,  H03L 7/08 P ,  H03L 7/18 E

Fターム (14件)：

5J106AA04 ,  5J106CC01 ,  5J106CC15 ,  5J106CC21 ,  5J106CC27 ,  5J106CC30 ,  5J106CC52 ,  5J106CC53 ,  5J106DD08 ,  5J106GG03 ,  5J106HH01 ,  5J106KK03 ,  5J106KK37 ,  5J106KK38