特許
J-GLOBAL ID：200903086304773011
半導体装置の製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
谷 義一 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-010852
公開番号（公開出願番号）：特開平6-224194
出願日： 1993年01月26日
公開日（公表日）： 1994年08月12日
要約：
【要約】【目的】 中間金属層の横方向エッチングを抑え、かつビア底部に汚染の無い銅を露出させ、銅の選択的化学気相反応によるビアホール埋め込みのための最適の前処理を行うことおよび該前処理工程を可能とする配線構造を実現することを目的とする。【構成】 第1層配線層の第1の銅層204が露出するビアホール208を形成する。水素雰囲気中で加熱してビアホール208底面の銅を還元し、連続して化学気相成長で第2層配線層の第3の銅層211を形成する。これによりビアホール208の埋め込みを行う。
請求項（抜粋）：
基板上に形成する配線の主材料として銅を用い、かつ層間絶縁膜と銅との密着性向上のための中間金属層を含む多層配線構造を有する半導体装置の製造方法において、第1の中間金属層、第1の銅層および第2の中間金属層の積層構造からなる第1層配線層、該第1層配線層上の層間絶縁膜および該層間絶縁膜上にあって前記第1および第2の中間金属層と同一元素からなる第1の金属層をそれぞれ形成する工程と、前記第1の金属層、前記層間絶縁膜および前記第2の中間金属層にビアホールを形成して前記第1の銅層の表面を露出する工程と、該露出した第1の銅層の表面に対し200°C以上の温度で塩素を含むプラズマ処理を施して該表面の汚染を除去する工程と、前記第1の金属層、ならびに前記ビアホールの内壁面および底面上に前記第1の金属層と同一元素からなる第2の金属層をスパッタリングにより堆積する工程と、水素雰囲気中で加熱することにより前記ビアホールの底面において露出する前記第1の銅層の表面を還元する工程と、前記銅還元工程に連続して化学気相成長法により前記第1の銅層の露出表面上に第2の銅層を成長させて前記ビアホールの埋め込みを行う工程と、スパッタリングにより前記第2の銅層上に第3の銅層を堆積し、連続して前記第1および第2の金属層と同一元素からなる第3の金属層を堆積することにより第2層配線層を形成する工程とを含むことを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 21/3205
, H01L 21/285 301
, H01L 21/90
H01L 21/88 R
, H01L 21/88 M
