スタティック型ランダムアクセスメモリ

発明者：
出願人/特許権者：
代理人 (1件)：鈴江武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-216428
公開番号（公開出願番号）：特開平9-128977
出願日： 1996年08月16日
公開日（公表日）： 1997年05月16日
要約：

【要約】【課題】レイトライト方式を利用して書き込みに必要な総時間を縮小し、ライトマージンを増大させ、書き込み及び読み出し動作時間に無駄をなくす。【解決手段】入力アドレスを保持するアドレスレジスタ101 とは別に、ライトアドレスを保持するアドレスレジスタ110 を有する。各レジスタ101,110 のアドレスの選択はパスゲート3 により制御される。読み出しのサイクルでは読み出しアドレスを高速にデコードし、書き込みのサイクルでは書き込みアドレスのデコード経路に遅延回路4-1,4-2 を経るように、また、読み出しから書き込みのサイクルに切替った時の一番初めの書き込みサイクルの1つ前のサイクルにおいてレジスタ110 からのアドレス信号が伝送されるデコード経路が成立するようにパスゲート3 及び10が制御する構成である。

請求項（抜粋）：

クロック信号に同期してメモリセルアレイにアクセス動作を行い、読み出しアドレス信号を確定させる読み出しサイクルでデータを読み出し、書き込みアドレス信号を確定させるサイクルの次の書き込みサイクルでデータを書き込むレイトライト方式を有するスタティック型ランダムアクセスメモリ(SRAM)において、書き込み動作または読み出し動作において前記メモリセルアレイ内のメモリセルを選択するために設けられたワード線及びビット線と、前記書き込み動作においては、前記書き込みアドレス信号を確定させるサイクルで書き込みアドレス信号に対応した前記ワード線を選択し、かつ付加的な遅延時間を持たせることにより、前記次の書き込みサイクルで前記データが確定し前記ビット線にそのデータが現れるまで前記ワード線を選択したままにして前記データを前記メモリセルに書き込む手段と、前記読み出し動作においては、前記付加的な遅延時間を持たせることなく前記読み出しアドレス信号を確定させる読み出しサイクルで読み出しアドレス信号に対応した前記ワード線を選択する手段とを具備することを特徴とするスタティック型ランダムアクセスメモリ。

FI (2件)：

G11C 11/34 J , G11C 11/34 302 A

引用特許：

審査官引用 (1件)

半導体記憶装置
公報種別：公開公報出願番号：特願平7-124709 出願人：株式会社日立製作所

前のページに戻る