特許
J-GLOBAL ID：200903086397562783
半導体記憶装置及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
中澤 昭彦
公報種別：公開公報
出願番号（国際出願番号）：特願平9-042152
公開番号（公開出願番号）：特開平10-242298
出願日： 1997年02月26日
公開日（公表日）： 1998年09月11日
要約：
【要約】 (修正有)【課題】データ線の寄生容量を低減してメモリセルへのアクセス速度を高速にし、かつセルサイズの微細化を図ることができる半導体記憶装置及びその製造方法を提供する。【解決手段】この半導体記憶装置は、駆動用トランジスタ、負荷用素子及び転送用トランジスタを含み、データ線とこれに直交するワード線との交差部に配置され、転送用トランジスタを介してデータ線及びワード線に接続されるメモリセルと、駆動用トランジスタのソース領域に接続される接地配線と、負荷用素子のー端に接続される電源配線とを有し、データ線と、接地配線及び電源配線とがそれぞれ別の配線層で形成され、データ線、接地配線及び電源配線は互いに略平行かつワード線に対して略直交に配置され、データ線は接地配線、電源配線上に重ならないように配置されている。
請求項（抜粋）：
駆動用トランジスタ、負荷用素子及び転送用トランジスタを含み、データ線とこれに直交するワード線との交差部に配置され、前記転送用トランジスタを介して前記データ線及びワード線に接続されるメモリセルと、駆動用トランジスタのソース領域に接続される接地配線と、前記負荷用素子のー端に接続される電源配線とを有する半導体記憶装置において、前記データ線と、前記接地配線及び電源配線とがそれぞれ別の配線層で形成され、前記データ線、接地配線及び電源配線は互いに略平行かつ前記ワード線に対して略直交に配置され、前記データ線は前記接地配線、電源配線上に重ならないように配置され、前記負荷用素子のー端と前記電源配線が接続される共通コンタクト孔は、前記データ線の延在する方向に並んでメモリセルの略中央部に配置され、前記駆動用トランジスタのソース領域と前記接地配線が接続されるコンタクト孔は、前記ワード線の延在する方向のメモリセルの略端部に配置されることを特徴とする半導体記億装置。
IPC (2件)：
H01L 21/8244
, H01L 27/11
