特許
J-GLOBAL ID：200903086408059256
スタティック記憶セル
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平5-276939
公開番号（公開出願番号）：特開平7-130876
出願日： 1993年11月05日
公開日（公表日）： 1995年05月19日
要約：
【要約】【目的】ビット線のライン・スペースが広くとれ、ビット線間容量、ビット線抵抗増大を抑止でき、ビット線をAlを形成したときの細いAl配線の加工が容易で、配線の信頼性向上を図れるスタティック記憶セルを実現する。【構成】SRAMセルにおいて、ワードトランジスタWT1 ,WT2 のゲートGTWTとドライバートランジスタのゲートGTDT1 ,GTDT2 とを概平行に配置し、これら各ゲートGTWT,GTDT1 ,GTDT2 をビット線方向とは概垂直に配置し、さらにワードトランジスタWT1 ,WT2 のゲートGTWTとドライバートランジスタのゲートGTDT1 ,GTDT2 とを別の導電層で形成する。これにより、ビット線間容量、ビット線抵抗の増大を抑止でき、ビット線BL,BL の加工も容易となり、配線信頼性の向上を図れる。
請求項（抜粋）：
負荷素子とドライバトランジスタとからなる第1および第2のインバータの入出力同士が接続され、第1および第2のインバータの出力がそれぞれワードトランジスタにより第1および第2のビット線に対し作動的に接続されたスタティック記憶セルであって、上記ドライバトランジスタのゲートと上記ワードトランジスタのゲートとが概平行に配置され、かつ、これらゲートがビット線方向とは概垂直に配置されていることを特徴とするスタティック記憶セル。
IPC (2件)：
H01L 21/8244
, H01L 27/11
