特許

J-GLOBAL ID：200903086470703781

半導体素子の形成方法およびその方法により形成されたMISFET

発明者： 佐藤 尚史 ,  板東 祐人
出願人/特許権者： 株式会社日立製作所 ,  日立北海セミコンダクタ株式会社
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平7-176993
公開番号（公開出願番号）：特開平9-027620
出願日： 1995年07月13日
公開日（公表日）： 1997年01月28日
要約：

【要約】【目的】 SiO2 膜の側壁スペーサを形成することなくLDD構造の半導体素子を形成できる技術を提供する。【構成】 所定の半導体領域とゲート絶縁膜とが形成された半導体基板を用意する第1の工程S1 と、ゲート絶縁膜上に電極層を形成する第2の工程S2 と、この電極層にレジストを塗布する第3の工程S3 と、ポリマー形成用ガスの添加されたエッチングガスでエッチング処理を施してゲート電極を形成するとともにこのゲート電極の側面に所定の厚さのサイドポリマーを形成する第4の工程S4 と、ゲート電極とサイドポリマーとをマスクにして高濃度の拡散層を形成する第5の工程S5 と、サイドポリマーを除去する第6の工程S6 と、ゲート電極をマスクにして低濃度の拡散層を形成する第7の工程S7 とを含むものである。

請求項（抜粋）：

所定の半導体領域とゲート絶縁膜とが形成された半導体基板を用意する工程と、前記ゲート絶縁膜上に電極層を形成する工程と、前記電極層にレジストを塗布する工程と、ポリマー形成用ガスの添加されたエッチングガスでエッチング処理を施してゲート電極を形成するとともにこのゲート電極の側面に所定の厚さのサイドポリマーを形成する工程と、前記ゲート電極と前記サイドポリマーとをマスクにして高濃度の拡散層を形成する工程と、前記サイドポリマーを除去する工程と、前記ゲート電極をマスクにして低濃度の拡散層を形成する工程とを含むことを特徴とする半導体素子の形成方法。

IPC (6件)：

H01L 29/78 ,  H01L 21/336 ,  H01L 21/265 ,  H01L 21/28 ,  H01L 21/3065 ,  H01L 29/43

FI (6件)：

H01L 29/78 301 P ,  H01L 21/28 F ,  H01L 21/265 L ,  H01L 21/302 F ,  H01L 29/62 G ,  H01L 29/78 301 L