特許
J-GLOBAL ID：200903086488446409
ヘテロ接合バイポーラトランジスタの製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
玉蟲 久五郎
公報種別：公開公報
出願番号（国際出願番号）：特願平3-355201
公開番号（公開出願番号）：特開平5-175225
出願日： 1991年12月20日
公開日（公表日）： 1993年07月13日
要約：
【要約】 (修正有)【目的】 ベース抵抗RB 及びベース・エミッタ接合容量CBEの低減化されたコレクタアップ構造のHBT、またはベース抵抗及びベース・コレクタ接合容量CBCの低減化されたエミッタアップ構造のHBTの製造方法を提供する。【構成】 GaAs基板1上にn型AlGaAsエミッタ層3、その上に形成されたバンドギャップのより狭いp型GsAsベース層4、及びその上に形成されたn型GaAsコレクタ層5を含む半導体層から構成されたコレクタアップ構造のn-p-n型HBTを製造する際に、第1絶縁膜と第2絶縁膜側壁をマスクとする酸素イオン注入により、上記n型AlGaAsエミッタ層3中に選択的に高抵抗領域9を構成する。さらに前記のマスクを用いエピタキシャル再成長法により、p型GaAs外部ベース層10を高抵抗化した外部エミッタ層9とベース層4にのみ接触するよう選択的に堆積してコレクタアップ型HBTを製造する。エミッタアップ構造も同様にできる。
請求項（抜粋）：
基板上に、n型の導電型を有する第1の半導体層から成るエミッタ層、前記エミッタ層上に形成された前記第1の半導体層よりもバンドギャップの小さい、p型の導電型を有する第2の半導体層から成るベース層、及び前記ベース層上に形成されたn型の導電型を有する第3の半導体層から成るコレクタ層を含む半導体層から構成されたコレクタアップ構造のn-p-n型ヘテロ接合バイポーラトランジスタにおいて、上記コレクタ層上に第1の絶縁膜を堆積し、形成されたパタニングをマスクとするエッチング処理によって、選択的に上記第1の絶縁膜を除去する工程と、上記パタニングされた第1の絶縁膜をマスクとするエッチング処理によって、上記コレクタ層の一部または全部を除去してメサ型構造を形成する工程と、上記エッチング工程により露出したベース層またはコレクタ層、メサ型構造を有するコレクタ層の側壁、及び上記第1の絶縁膜の全てに渡る平面上に、第2の絶縁膜を堆積し、反応性イオンエッチング法により上記第2の絶縁膜を除去することで上記メサ型構造を有するコレクタ層の側壁上の全体に渡り上記第2の絶縁膜のサイドウォールを形成する工程と、上記第1の絶縁膜及び上記第2の絶縁膜サイドウォールをマスクとするエッチング処理によって、p型の導電型を有する第2の半導体層から成るベース層を選択的に除去する工程と、上記第1の絶縁膜及び上記第2の絶縁膜サイドウォールをマスクとする酸素イオン注入によって、上記n型の導電型を有する第1の半導体層から成るエミッタ層中に選択的に高抵抗領域を形成する工程と、上記第1の絶縁膜及び上記第2の絶縁膜サイドウォールをマスクとするエピタキシャル再成長法によって、p型の導電型を有する第4の半導体層を、上記酸素イオン注入によって高抵抗化した外部エミッタ層と上記第2の半導体層から成るベース層にのみ連続的に接触する様に選択的に堆積する工程とを含むことを特徴とするコレクタアップ形ヘテロ接合バイポーラトランジスタの製造方法。
IPC (3件)：
H01L 21/331
, H01L 29/73
, H01L 29/205
