特許

J-GLOBAL ID：200903086503793293

半導体装置の製造方法

発明者： 田平 浩一
出願人/特許権者： ソニー株式会社
代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願平7-103291
公開番号（公開出願番号）：特開平8-298286
出願日： 1995年04月27日
公開日（公表日）： 1996年11月12日
要約：

【要約】【目的】 従来に比べて少ないリソグラフィ工程数でスタックコンタクト構造を形成できる半導体装置の製造方法を提供すること。【構成】 第1工程にて半導体基板2上に第1絶縁膜3と、その上絶縁膜3aとは等方性エッチングにおけるエッチング速度の異なる第2絶縁膜5とを順次積層形成する。第2工程にて開口部6aを有するレジストパターン6をマスクとした等方性エッチングにより、第2絶縁膜5に開口部6aの内寸より大きい内寸の上部コンタクトホール7を形成する。第3工程にてレジストパターン6をマスクとした異方性エッチングによって、第1絶縁膜3に下部コンタクトホール8を形成し、第4工程にて第2絶縁膜5上に導電体層9を形成する。第5工程にて導電体層9をエッチバックし、下部コンタクトホール8内に下導電体層10、上部コンタクトホール9内に上導電体層11を埋め込んでなるスタックコンタクト構造1を得る。

請求項（抜粋）：

下部コンタクトホールと該下部コンタクトホールの内寸よりも大きい内寸の上部コンタクトホールとが上下に連通し、前記下部コンタクトホール内に下導電体層が、前記上部コンタクトホール内に上導電体層がそれぞれ埋め込まれてなるスタックコンタクト構造を有する半導体装置の製造方法であって、下地層上に第1絶縁膜と、この第1絶縁膜の少なくとも表層部とは等方性エッチングにおけるエッチング速度の異なる第2絶縁膜とを順次積層形成する第1工程と、前記第2絶縁膜上に所定の内寸の開口部を有するレジストパターンを形成した後、このレジストパターンをマスクとした等方性エッチングによって、前記第2絶縁膜に前記開口部の内寸より大きい内寸の前記上部コンタクトホールを形成する第2工程と、前記レジストパターンをマスクとした異方性エッチングによって、前記上部コンタクトホール直下の前記第1絶縁膜に前記下地層に到達する前記下部コンタクトホールを形成する第3工程と、前記レジストパターンを除去した後、前記上部コンタクトホール内と下部コンタクトホール内とを埋め込む状態で前記第2絶縁膜上に導電体層を形成する第4工程と、前記第2絶縁膜が露出するまで前記導電体層をエッチバックし、前記スタックコンタクト構造を得る第5工程とを有することを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 21/768 ,  H01L 21/28 ,  H01L 21/3205

FI (3件)：

H01L 21/90 C ,  H01L 21/28 L ,  H01L 21/88 R