特許
J-GLOBAL ID：200903086510247083
半導体記憶装置の駆動方法
発明者：
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出願人/特許権者：
代理人 (1件)：
前田 弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-238758
公開番号（公開出願番号）：特開平8-106791
出願日： 1994年10月03日
公開日（公表日）： 1996年04月23日
要約：
【要約】【目的】 低電圧、低消費電力でNOR型不揮発性メモリの記憶内容を読み出す方法を提供する。【構成】 NOR型不揮発性メモリセル(T11)〜(Tmn)をマトリクス状に配置してなるメモリセルアレイに対し、ソース線S1 〜Sm をワード線W1 〜Wmと平行に設ける。メモリセルの記憶内容を読み出す際、ビット線B1 〜Bn の電位を選択ソース線の電位よりも低く設定する。この方法により、メモリセルのトランジスタのドレイン電圧によるしきい値電圧の低下を抑制し、非選択メモリセルの作動による誤読み出しを防止する。また、共通のワード線上に配置されるメモリセルを一括して読み出すことで、充放電をなくし、消費電力を低減することができる。さらに。、メモリセルのしきい値電圧バラツキのマージンを拡大することができる。
請求項（抜粋）：
少なくともゲート、ソース、ドレインからなるトランジスタと容量部とを有する不揮発性メモリセルを行列上に配列してなるメモリセルアレイと、上記メモリセルアレイの行方向に配置された各トランジスタのゲートに接続される複数のワード線と、上記メモリセルアレイの列方向に配置された各トランジスタのドレインに接続される複数のビット線と、上記メモリセルアレイの行方向に配置された各トランジスタのソースに接続される複数のソース線と、上記ワード線を選択するためのデコーダ回路と、上記ビット線を選択するためのデコーダ回路と、上記ソース線を選択するためのデコーダ回路とを備えた半導体記憶装置の駆動方法であって、上記複数のソース線のうち少なくとも1本のソース線を上記デコーダ回路により選択し、上記選択ソース線に接続されている上記不揮発性メモリセルと同じアドレスのワード線を上記デコーダ回路により選択し、上記選択ワード線の電位を所定電位に設定し、上記ビット線の電位を第1電位に設定し、上記選択ソース線の電位を上記第1電位よりも高い第2電位に設定して、上記選択ソース線及び選択ワード線に接続される少なくとも1つのメモリセルの記憶内容を読み出すことを特徴とする半導体記憶装置の駆動方法。
IPC (5件)：
G11C 16/06
, H01L 27/115
, H01L 21/8247
, H01L 29/788
, H01L 29/792
G11C 17/00 520 A
, G11C 17/00 309 K
, H01L 27/10 434
, H01L 29/78 371
