半導体装置およびその製造方法

発明者：
出願人/特許権者：
代理人 (1件)：深見久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-294443
公開番号（公開出願番号）：特開平6-151742
出願日： 1992年11月02日
公開日（公表日）： 1994年05月31日
要約：

【要約】【目的】 Nチャネルトランジスタにおいて補助電極を形成する際の熱処理等の温度的な影響によるPチャネルトランジスタでのパンチ・スルー降伏の発生を防止することができるCMOS構成を有する半導体装置を提供する。【構成】 Nチャネルトランジスタ101が、基板の主面に形成されるPウェル11と、n+ およびn- 型ソース/ドレイン領域5と、基板上にゲート酸化膜4を介して設けられるゲート電極3と、第1のサイドウォールスペーサ7と、ポリシリコンパッド9とを備え、さらにPチャネルトランジスタ102が、基板の主面に形成されるNウェル12と、p+ 型ソース/ドレイン領域6と、基板上にゲート酸化膜4を介して設けられるゲート電極3と、第1および第2のサイドウォールスペーサ7,10とを備えており、第1および第2のサイドウォールスペーサ7,10の最大厚みBが、サイドウォールスペーサ7の最大厚みAよりも大きくなるように構成される。

請求項（抜粋）：

同一基板上に、NチャネルトランジスタとPチャネルトランジスタが形成されたCMOS構成を有する半導体装置であって、前記Nチャネルトランジスタが、前記基板の主面に形成されるP型不純物拡散層と、前記P型不純物拡散層内に所定の間隔を隔てて設けられるN型ソース/ドレイン領域と、前記所定の間隔に対応する前記基板上に絶縁膜を介して設けられる第1のゲート電極と、前記第1のゲート電極の側部に設けられるサイドウォールスペーサと、前記N型ソース/ドレイン領域の一方の領域に電気的に接続される補助電極とを備え、前記Pチャネルトランジスタが、前記基板の主面に形成されるN型不純物拡散層と、前記N型不純物拡散層内に所定の間隔を隔てて設けられるP型ソース/ドレイン領域と、前記所定の間隔に対応する前記基板上に絶縁膜を介して設けられる第2のゲート電極と、前記第2のゲート電極の側部に設けられるサイドウォールスペーサとを備えており、前記第2のゲート電極のサイドウォールスペーサは複数の層からなり、かつその最大厚みが前記第1のゲート電極のサイドウォールスペーサの最大厚みよりも大きいことを特徴とする半導体装置。

IPC (4件)：

H01L 27/092 , H01L 21/28 , H01L 21/336 , H01L 29/784

FI (3件)：

H01L 27/08 321 E , H01L 27/08 321 F , H01L 29/78 301 P

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