特許

J-GLOBAL ID：200903086620260123

マイクロプロセッサ

発明者： 大橋 秀紀
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 河野 登夫
公報種別：公開公報
出願番号（国際出願番号）：特願平7-132276
公開番号（公開出願番号）：特開平8-328942
出願日： 1995年05月30日
公開日（公表日）： 1996年12月13日
要約：

【要約】【目的】 ウェイト制御部において時間的な余裕が生じるように、また従来と同一の処理でよいのであればより単純な回路構成を採用することを可能とし、一方、回路規模を小型化せずにより複雑な制御を行なうことを可能とし、更にクロック周波数に対するマージンを大きくしたマイクロプロセッサを提供する。【構成】 2相のノンオーバラップクロックで動作し、データレジスタ8は、データメモリ7から出力されたデータをラッチするラッチ81と、これがラッチしたデータをラッチするラッチ82とを備え、ウェイト制御部50は、ラッチ81のラッチ動作をクロックCK1 に同期して行なわせる ANDゲート5021と、ラッチ82のラッチ動作をクロックCK0 に同期して行なわせる ANDゲート5023と、 ANDゲート5023の動作を、ウェイト期間の最後のサイクル以外の各サイクルにおいて禁じるNANDゲート5022とを備える。

請求項（抜粋）：

n相(nは2以上の自然数)のノンオーバラップクロックで動作し、メモリから読み出されたデータを一時保持するレジスタと、前記メモリのアクセスに際して、2クロックサイクル以上のウェイト期間を設定し、前記メモリから出力されたデータを前記ウェイト期間の最後のサイクルにおいて前記レジスタに取り込むべく制御するウェイト制御部とを備えたマイクロプロセッサにおいて、前記レジスタは、前記メモリから出力されたデータをラッチする前段のラッチ手段と、前記前段のラッチ手段がラッチしたデータをラッチする後段のラッチ手段とを備え、前記ウェイト制御部は、前記前段のラッチ手段のラッチ動作を前記n相クロックの第n相に同期して行なわせる第1のタイミング手段と、前記後段のラッチ手段のラッチ動作を前記n相クロックの第1相に同期して行なわせる第2のタイミング手段と、前記第2のタイミング手段の動作を、前記ウェイト期間の最後のサイクル以外の各サイクルにおいて禁じる禁止手段とを備えたことを特徴とするマイクロプロセッサ。