特許
J-GLOBAL ID：200903086746558268
“スナップ・バック”から保護されたDMOSトランジスタ
発明者：
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出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-302642
公開番号（公開出願番号）：特開平10-233508
出願日： 1997年11月05日
公開日（公表日）： 1998年09月02日
要約：
【要約】【課題】 本発明の目的は、DMOSトランジスタにおいて寄生トランジスタによるスナップ・バック現象をなくすことである。【解決手段】 ドレインとなるn型の第1の領域11と、第1の領域との間で小さい曲率半径のエッジ部分を有する接合部を形成しているp型の第2の領域12と、第2の領域12のエッジとの間でチャンネル16を定めているn型の第3の領域14と、表面から延在して第2の領域と接触しているp型の第4の領域14と、表面と絶縁されているゲート電極17と、第3、第4の領域と接続されたソース電極18と、第1の領域11に接続されたドレイン電極19とを備え、小さい曲率半径の各エッジ部分は第3の領域14のどの部分よりも関連したエッジ部分に近くなるような位置で表面から第2の領域12中に延在しているp型の第5の領域30と関係しており、ソース電極18は表面で第5の領域30に接続されていることを特徴とする。
請求項（抜粋）：
第1の導電型を有し、基板の主表面によって範囲を定められている第1の領域と、第2の導電型を有し、主表面から第1の領域中に延在し、第1の領域との間に小さい曲率半径の1以上のエッジ部分を有する接合部を形成している第2の領域と、第1の導電型を有し、主表面から第2の領域中に延在し、第2の領域のエッジとの間においてチャンネルの範囲を定めている第3の領域と、第2の導電型を有し、主表面から延在して第2の領域と接触している第4の領域と、主表面から電気的に絶縁され、チャンネルの上方に位置し、トランジスタのゲート端子に接続されている第1の電極と、主表面上で第3の領域および第4の領域と電気的に接触し、トランジスタのソース端子に接続されている第2の電極と、第1の領域と電気的に接触し、トランジスタのドレイン端子に接続されている第3の電極とを具備している単結晶シリコン基板上に形成されたDMOSトランジスタにおいて、小さい曲率半径を有する各エッジ部分は、第3の領域のどの部分よりも関連したエッジ部分に近くなるような位置において主表面から第2の領域中に延在している第2の導電型の第5の領域と関係しており、第2の電極は主表面上で第5の領域と電気的に接触していることを特徴とするDMOSトランジスタ。
FI (2件)：
H01L 29/78 301 D
, H01L 29/78 301 W
