特許
J-GLOBAL ID：200903086843329524
半導体メモリ装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平4-061141
公開番号（公開出願番号）：特開平5-226616
出願日： 1992年02月17日
公開日（公表日）： 1993年09月03日
要約：
【要約】【目的】 メモリセルの動作がより安定し、ソフトエラー耐性が十分に向上し、しかも製造プロセスが単純で、高集積化に対応した半導体メモリ装置の製造方法を提供すること。【構成】 各メモリセルの一方の第1負荷抵抗の抵抗値R1 と、その第1負荷抵抗が接続される第1記憶ノードの容量値C1 との積が、他方の第2負荷抵抗の抵抗値R2 と、その第2負荷抵抗が接続される第2記憶ノードの容量値C2 との積に対して、等しくなるように、上記第1負荷抵抗および第2負荷抵抗をそれぞれ構成する薄膜層20a,20bの膜厚、長さ、幅、不純物注入条件を調節する。または、記憶ノードN1 ,N2 を構成する不純物拡散層の面積、不純物注入条件を調節する。
請求項（抜粋）：
一対の駆動トランジスタで構成されるフリップフロップ回路と、各駆動トランジスタの記憶ノードにそれぞれ電気的に接続される一対の負荷抵抗とを有するメモリセルの集合で構成される半導体メモリ装置を製造する方法であって、各メモリセルの一方の第1負荷抵抗の抵抗値と、その第1負荷抵抗が接続される第1記憶ノードの容量値との積が、他方の第2負荷抵抗の抵抗値と、その第2負荷抵抗が接続される第2記憶ノードの容量値との積に対して、等しくなるように、上記第1負荷抵抗および第2負荷抵抗をそれぞれ構成する薄膜層を形成することを特徴とする半導体メモリ装置の製造方法。
IPC (2件)：
FI (2件)：
H01L 27/10 381
, G11C 11/40 D
